基于DSP+FPGA的扩频接收机快捕技术

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[组图]基于DSP+FPGA的扩频接收机快捕技术

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基于DSP+FPGA的扩频接收机快捕技术

作者：马薇薇，… 文章来源：电讯技术点击数：更新时间：2007-1-2

马薇薇，黄其华，安建平

（北京理工大学电子工程系，北京 100081）

摘要：提出一种在接收信号具有显著的多普勒频移的不确定性条件下，采用全数字的、适宜于扩频码和载波快速同步的新型扩频接收机结构。该接收机能在极短时间内建立快速同步，有效地实现实时突发通信。
关键词：直接序列扩频；接收机；DSP；FPGA ；BPSK/DS

一、引言
    扩频通信系统具有抗干扰、低截获率、可实现码分多址以及抗多径效应等特点，因此被广泛的应用在军事通信中，如美国的空军卫星通信系统和联合战术信息分布系统（JTIS）中都采用了扩频的传输体制。我国在无线战术互联网、弹载和星载接收机方面也开展了扩频体制的研究。近几年来随着技术的发展和民用扩频通信频段的开放，扩频通信技术在无线局域网（WLAN）、个人通信网（PCN）等商业实用中获得了普及。
    在战术通信系统中，采用差分解调的DBPSK直扩信号，特别是与信道编码和软判决的Viterbi译码相结合，已越来越被证明是十分有效的。由于在A/D变换以后采用了全数字的信号处理技术，从而对系统的设计提供了极大的效率和灵活性。对于信号带宽为数兆甚至数十兆的扩频数据，由于摩尔定律的持续有效，数字器件（DSP或FPGA）的性能和价格优势将会更具有成本的竞争性。
二、设计指标要求
    本文设计的基于DSP+FPGA的全数字快捕直接序列扩频调制解调器具有如下特点：
        (1)本系统信息数据速率为4.8 kbps，可实现点对多点、突发工作方式。突发宽度定为为41.7 ms（1/24 s），相邻突发时隙间保护时隙宽度3 ms，要求每时隙信息比特数为200；
    (2)设计要求到达中频接收机的扩频信号信噪比为-17 dB时，跟踪多普勒频率范围应达到±12 kHz；
        (3)系统采用伪随机码作直接序列扩频，信噪比为-17 dB时，误码率要求Ｐ_e１０^－６；
    （４）在发端，扩频码长为256，扩频处理增益为24 dB，采用（2，1，7）卷积编码和软判决的Viterbi译码。由于译码深度的要求，对200 bit原始信息加6 bit（全零）头信息和32 bit（全零）尾信息得到238 bit信息进行卷积编码，编码得到的两路数据分为I、Q两路，分别作分组交织并添加13位巴克码做交织头，添加400位全0比特用作码同步比特和载波同步比特，以及92个保留比特便于以后的功能扩展。这样得到了两路19.2 kbps的基带信号。进入I、Q两路分别做DBPSK调制和扩频调制，送入射频端。发射端信息处理框图如图1所示；

        (5)由于系统采用突发工作模式，要求解扩时间不大于13.5 ms，及解调处理时间不大于5.2 ms。
    基于以上要求，我们开发出了基于DSP和FPGA的全数字化直接序列扩频接收机结构，下面将介绍采用全数字结构完成对突发模式的DS/2DBPSK调制信号完成频率控制、伪码快速同步和数据的快速解调方案。
三、原理与算法
    我们对进入接收机的中频信号采用了全数字解扩解调和基带处理的方案,原理实现框图如图2所示。

如图，接收到的中频信号，经过第一级模拟下变频变为包含有剩余频差的零中频正交两路DBPSK信号，则经过数字下变频后到达相关器的输入为

其中a(mTs)和b(mTs）分别为I、Q两路的被调制数据信息，在伪码周期内a(mTs)和b(mTs）应为相同值；pni和pnq为用于I、Q两路扩频调制的具有相同相位的伪随机序列；Δω为剩余频差。忽略互相关的影响，只考虑理想情况，即假定pni与pnq间互相关函数为0（实际上在码长足够长的情况下可以这样作近似），同时忽略噪声项。在第k个数据位经相关累加后相应得到四路信息，即：

则用于同步判决的相关值为

相关值计算出来以后与捕获的判决门限做比较，根据实际的信道特性设置门限，一般定为捕获时理论值的1/4～1/2。伪码跟踪采用应用较多的基于迟早门定时误差检测器的延迟锁定环，通过调整码相位的方式，步进为1/8 chip。每16个符号调整一次，对误差做平均。

伪码同步建立以后，对频率误差的估计需采用高效率的AFC估值算法，由于伪码捕获电路对相对较小的多普勒频移不敏感，解扩后信号的信噪比大致为-17+24＝7 dB>0 dB。有实验表明，在信噪比大于0时，FFT算法相比一般的叉－点积AFC算法具有更好的频率收敛特性和稳定性，我们采用FFT校频的方法进行频率控制。

具体实现为：在信息前插前置序列，通过对接收到的前置码序列进行FFT运算，得到其频谱，根据频谱能量最大值来调整载波NCO输出频率，减小频偏值。

设信号x(t)的速率为fc Hz，用频率为fs Hz，即采样间隔时间为Ｔs=1/fs s对其抽样，fs≥2fc时，不会发生混叠问题，设采样点数为N，那么在频谱图上，2个采样点之间的频差即频谱的最小间隔是

可见Δf越小，对x(t)频谱分辨率越好。也就是说，信号采样长度N越大，分辨率越好，但N越大，计算量、存储量也随之增大。综合考虑,本系统采样速率定为19.2kHz，采样点数128，即每个数据符号取一个样点做128点复数FFT校频。

128点FFT共需乘法次数：

利用64点复数FFT校频，校频范围为±９．６ kHz，校频后频率误差小于通信过程中的频率漂移可忽略不计，对差分解调几乎没有影响，解调过程中不必再对频率进行调整。

FFT校频得到的频率控制字FCW送到数字下变频器中NCO产生同相和正交数字载波做频差对消。采用32位的频率控制字和32位的相位累加器,利用累加器输出的高10位查表，输出为8位的二进制补码。

输出频率为

其中N为频率控制字和相位累加器的宽度，FCW为频率控制字的值。

NCO实现框图如图3示。

正弦表和余弦表存储于FPGA的RAM单元实现的内部ROM中，通过改变查表的步长和起始位置改变输出的载波频率。

在多普勒频率对消以后，输出的两路DBPSK信号分别进入解调器进行差分解调（又称为相位比较法解调），如图4所示。

这种解调方法的好处是无需构建专门的相干载波，解调的同时完成了码变换，能达到快速解调数据的目的。在伪码已同步的条件下延时单元在数字电路中很容易实现，不足之处是性能较相干BPSK稍差（在误码率为＜１０^－６时小于0.5 dB）。
四、硬件实现
本方案中，主要设备如图5所示。

中频定为70 MHz。用一片DDS产生39.3216 MHz的时钟作为A/D和解扩解调器的工作时钟， DDS采用AD9852，为了减少印制板走线，DDS采用串行配置方式，参考源采用由70 MHz的固定晶振提供。设备定型后，用一个39.3216 MHz的晶振作为时钟源。A/D变换采用8倍chip采样（故工作时钟为39.3216 MHz），量化比特数为8。
    本方案中，将8路伪码发生与捕获电路、伪码跟踪电路、数字下变频电路、伪码与载波NCO电路、解调电路和解交织电路集成到一片FPGA芯片内部。根据算法实现的资源和速度要求，FPGA采用一片典型门数为40万门、逻辑单元（LE）数为16 640个含内置锁相环（PLL）电路、SRAM工艺的EP20K400E。
    由于系统的控制、伪码同步判决、FFT校频算法以及软判决的Viterbi译码等算法在时序上是串行的，因此采用一片TI公司的TMS320C5402DSP芯片就已满足要求。DSP时钟定为50 MHz，由FPGA内部时钟自举电路产生。因此，整个接收机系统只需一个70 MHz时钟源。
    经过了低噪放与混频滤波，到达中频接收机的2DBPSK信号与本地70 MHz载波进行正交混频，获得同相和正交两路零中频信号，并经A/D变换成为数字信号。之后，对采样所得的数字信号进行全数字化处理，主要包括信号的正交数字下变频、解扩、解调、信道译码等处理，最后恢复出的接收数据，在数据接口单元中进行电平和格式变换后，送给弹上控制系统。
    图6示为解扩解调算法流程图。当快捕单元检测到中频信号后，通知解调模块。为了保证弹载接收机系统的可靠性，防止软件死机的发生，在每帧信号处理之前首先复位系统，使5402重新加载程序。

五、关键技术及实验结果
    由于到达扩频接收机的中频信号具有高多普勒频移、高比特率和低信噪比的特点，同时由于系统对实时解调数据的要求非常严格，因此怎样选择一种最佳的接收机结构和最佳的解扩和解调算法是设计成败的关键。本文采用了全数字式的接收技术，对伪码捕获采用了8个通道并行搜索伪码相位的方式，将原来单路捕获所需的时间缩短到了1/8。同时AFC技术采用FFT校频的方式对载波残差进行对消。采用两路DBPSK的调制方式且I、Q路采用不同的扩频码，传输效率与QPSK相同，差分解调时，性能与BPSK相当，在Viterbi译码时不需进行节点同步（BPSK需要），也不需考虑相位模糊问题（QPSK需要）。
    对实验电路进行测试，用一个中频模拟源产生70 MHz的2DBPSK中频扩频信号，并用一噪声源模拟高斯白噪声。该信号经过带宽10 MHz的带通滤波器送至中频接收机，信号首先被正交下混频至零中频，并经过双路A/D后进入FPGA进行双路解扩、解调和解交织，解调后的数据仍为双路数据，送入DSP作Viterbi译码。改变模拟源的信号功率和频率以模拟不同的信噪比和多普勒频偏。
    用误码仪进行性能测试。测试结果表明，当中频输入信噪比为-18 dB、多普勒频率达到±300 Hz时，解扩损失小于0.5 dB，（2，1，7）卷积码编码增益大于5 dB，扩频接收机输出信息误码率Ｐ_e＜１０^－６。同等条件下，对与不加扩频的双路DBPSK，AFC有效控制范围为±９ kHz，满足系统要求。

参考文献

［１］沈允春.扩谱技术［Ｍ］.北京：国防工业出版社,1995
［２］张邦宁，张小宁DS-SS抗干扰卫星通信系统中的自动频率控制技术［Ｊ］．军事通信技术，1998，（１）：４０～４４．
［３］樊昌信，詹道庸，徐炳祥，吴成柯.通信原理（第4版）［Ｍ］.北京：国防工业出版社，1999

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