中国农业大学　王库 教授 沈兵

摘  要： 介绍了高速数模转换器DAC900的性能、引脚和工作方式，并给出了它与TI数字信号处理器TMS320C6211(B)的接口逻辑设计方案。

    关键字： 数模转换器 数字信号处理器复杂可编程逻辑器件 接口

高性能DAC

    美国Burr-Brown公司推出的SPEED PLUS系列的高性能数模转换器（其千片售价仅为4.25美元），系列包括DAC908、DAC900、DAC902和DAC904，分别提供8、10、12和14位的分辨率，都具有165MSPS的输出更新速率，而且是管脚兼容的。DAC900具有如下特点：

    A.工作电压：+2.7V到+5.5V

    B.低功耗：5V时只有170mW

    C.无假信号动态范围(SFDR)：以100MSPS速率输出5MHz时可达68dB

    D.低毛刺(GLITCH)：3pV/s

    E.内部参考：

    1、可选的外部参考；2、可调节的全程范围；3、乘法选择。

    DAC900的内部为先进的段式结构，该芯片无论对单通道音频信号还是多通道音频信号都具有卓越的无假信号动态范围(SFDR)，这对通讯信号尤其重要。DAC900独立的输出电流可达20mA(200k )。由于采用了新的CMOS工艺，DAC900可广泛用于单电源（2.7V 5.5V）供电的场合，如便携式设备和电池供电系统。通过可调全量程范围选择降低输出电流可进一步降低功耗。对于间歇工作的DAC900掉电模式功耗只有45mW。

    引脚功能说明：该芯片为28脚TSSOP或SO-28封装，各引脚功能见表1。

1.功能框图和时序

    DAC900的内部结构包括1.24V内部参考源、10位数模转换核、段式开关、LSB开关和电流源等。

    DAC900转换时间典型值<40ns，在1个工作周期后转换完成。

选择DAC内部参考：

    内部参考引脚17主要用来连接外部旁路电容，典型值为0.1 F，这会增强DAC的性能。

输入时钟

    输入DAC900的时钟既可以是+5V也可以是+3V的CMOS逻辑电平。当高速转换时，推荐使用占空比为50%的时钟信号，以满足高性能的需要。但是，DAC900可以在占空比为40%-60%的时钟信号下工作而性能几乎保持不变。

DSP芯片介绍

    TMS320C6211(B)（以下简称为C6211(B)）是TI公司继TMS320C620X和TMS320C670X之后推出的一种低价格、高性能的32位定点DSP。它基本上是TMS320C6201的简化改进版，采用了高性能、高级VelociTI超长指令字（VLIW）集。在多通道和多功能的应用中，C6211是最佳选择。为了降低成本，TI不但降低了该DSP的运行速度（有150MHz和167MHz两种），还减小了片内存储器容量（L1为32K位数据区和32K位两路可设置的通用缓存）。

    当时钟为167MHz时，C6211(B) 的运算能力可以达到1333MIPS。这为要求使用高性能DSP的应用提供了成本低廉的解决方案。C6211(B) DSP不但具有高速控制器的操作灵活性，还具备阵列处理器一样大的数据容量。该处理器拥有32个具有32位字长的通用寄存器和8个独立的功能单元。这8个功能单元为高度并行运算提供了6个算术逻辑运算单元（ALU）和两个16位（32位结果）的硬件乘法器。C6211(B)每个周期中可以进行两次乘加（MAC）运算，即每秒钟可以进行3.33亿次乘加运算（MMACS）。

    C6211(B)还有适合于特殊场合的硬件逻辑、片内存储器和附加的片内外围设备。

    C6211(B)使用两级高速缓存结构，还有一组功能强大的外围设备。一级程序缓存（L1P）是32K位的直接映射缓存，一级数据缓存（L1D）是32K位的两路可设置的缓存。二级缓存（L2）由512K位的存储器空间组成，既可用作程序空间，也可用为数据空间。二级缓存可以通过配置映射到普通存储器、高速缓存或两者的混合。外围设备包括两个多通道缓冲串口（McBSP），两个通用定时器，一个主机接口（HPI）和外部存储器无缝接口（EMIF），能够连接SDRAM、SBSRAM和异步外设。

应用实例

    将DAC900与C6211(B)连接，形成高速数模转换系统，为后续的模拟电路提供高质量的模拟信号。由于DAC900接口部分比较特殊，没有片选信号脚，芯片的工作几乎全由时钟来控制，其工作时序。在转换时钟的每个上升沿，DAC900将数据总线上输入的数据字锁存到其主从式的锁存器内，在转换时钟随后的下降沿，DAC900便会将相应的转换结果（模拟量）输出。可见，DAC900每个时钟都可以完成一个数模转换操作。由时序图可知，在时钟的下降沿DAC已经完成了数模转换，这时应通知DSP向DAC发送下一个待转换数据，以保证DAC900在下一个时钟的上升沿到来时可以锁存有效的数据。否则，数模转换将出现错误。从工作时序图和以上分析，可以得知DAC900的转换周期<30ns。事实上DAC900可转换的模拟信号上限频率可以高达50MHz。其接口。

    我们知道，DAC900没有片选管脚，只是在CLK的上升沿将数据总线的数据锁存。所以，这里我们使用了一个高速数据锁存器（SN74LV373），与CPLD的地址译码相配合，实现片选。其片选过程如下：在DSP向DAC900发送数据前，先由DSP的地址总线输出分配给DAC900的地址，经CPLD译码后，使SEL管脚输出高电平。而SEL则与373的LE（锁存使能）相连。当373的LE脚为高电平时，其输出端跟随输入端变化，也就是说这时DSP发送的数据就会出现在373的输出端。接下来，当DSP访问其它设备时，CPLD地址译码的结果使得SEL由高变为低，373便将DSP发来的数据锁存。而这个过程只要在DAC的CLK上升沿到来之前完成就可以，DSP则完全不要等待DAC锁存操作的完成。373可以保证DAC对数据的锁存操作正确无误地完成。

    另外，DAC的转换控制时钟CLK则为由C6211(B)的CLKOUT2输出时钟信号，经CPLD分频后得到，控制DAC900的工作。同时将该时钟接入C6211(B)的EXT_INT4上（C6211的中断信号是上升沿触发的），作为DAC转换完成的中断信号，通知DSP数模转换完成，请求DSP向DAC发送下一个转换数据，这样就可以确保在DAC的CLK上升沿到来之前完成，而不会有差错。

    373的选择信号由地址线输出经CPLD译码后产生。在此选择CPLD是因为：第一、DSP的运行速度比较高，所有的这些控制逻辑最好都应加上高速缓冲，以保证整个时序的正确性。第二、由CPLD实现了一个高速分频器，分频器的输入为DSP的CLKOUT2（约75 83MHz）。第三、由CPLD实现的这些控制逻辑可以在线修改，对于系统的调试和将来的维护、升级都很方便。第四、由CPLD实现的这些控制逻辑和功能都比较简单，编程容易，实现时所需要芯片规模也比较小。在本例中只要选一个入门级的CPLD产品即可，如Xilinx的XC95364。

    在高速系统和计算任务繁重的系统中使用中断，可以极大地降低资源的消耗，提高DSP的利用率，同时也可以提高系统的实时性。CLKOUT2为C6211(B)工作时钟的一半即75MHz（或83MHz），DAC900的时钟信号由CLKOUT2经过CPLD分频后产生的。C6211(B)从存储器中读数据仅需要一个机器周期，因此，当D/A中断到来之后，C6211(B)完全有足够的时间把数据从存储器中取出来并发送出去。如果此时使用软件延时来读取数据，则有可能因DSP计算任务繁重和延时程序计算不准确而导致延时出现误差。当误差累积到一定程度则可能破坏数据发送程序与DAC900转换的同步，致使数模转换出错。因此推荐使用中断的方法处理D/A的数据请求。