本文結合TMS320C6211的實例，介紹了TI公司,為實現深次微米SoC設計開發的一種新的分層式電源網路驗証方法。這種新的驗証方法能在SoC物理設計周期的早期，驗証電源網路設計的完整性，可節約成本，也避免了電源網路設計冗餘度太大的問題。

Robin C. Sarma

Arjun Rajagopal

Texas Instruments, Inc.

為滿足深次微米(DSM)系統級晶片(SoC)設計的性能和可靠性要求，設計良好的電源分配網路十分重要。隨著器件密度和時鐘頻率的增加,電源線和地線網路傳送的交換電流也同樣增加，進而導致功率密度的增加，由於在DSM設計中採用的低電源電壓以及更細的線路，功率密度的增加將對電源網路(Power Grid)的魯棒性產生不利影響。由於瞬間的高電流和電源線路的阻抗引起的器件電壓的大幅度下降，電源網路更易受電壓降的影響，這就是通常所說的IR壓降現象。

由於大量持續不變的電流引起的電遷移效應，電源線路更容易失效，也易與附近的線路形成短路。IR壓降不僅影響電源網路的完整性，而且延長了時序收斂的時間。門電路的供電電壓降低百分之五可以使門電路的延遲增加百分之十五。這些DSM效應使得電源網路驗証已成為一個必不可少的設計過程，以確保新設計達到目標設計速度、滿足可靠性要求並且具備可製造性。

電源設計面臨的關鍵問題

電源網路驗証的一個關鍵問題在於，到目前為止，都是在版圖設計完成之後才在設計流程中利用商用電源網路驗証工具進行電源網路設計。在設計後期，電源線路的互連寄生參數以及器件的電流消耗的大部份詳細數據已經完成，因而如果此時校正經驗証過的任何一處電源網路問題，大量返工的代價非常昂貴。

TI公司已經為綜合了門級和電晶體級分析的SoC設計開發了一種新的分層式電源網路驗証方法。該多級分層式驗証方法能夠提取電流在SoC晶片中的流動和分佈情況，以便在物理設計周期或早在底層規劃階段發現潛在的電源網路問題。例如TI的TMS320C6211 DSP晶片設計就是採用了這種新方法。

要利用新的電源網路驗証方法，首先必須定義設計要求。SoC在單個晶片上整合了多級邏輯和功能，也就是說，單片電路上整合了扁平(Flat)門級綜合邏輯、分層門級模組(如數據路徑)、電晶體級嵌入式IP模組(如微處理器核心或記憶體)以及模擬電路等，因此，SoC驗証方法必須具備分層式的結構，並包括門級和電晶體級驗証。

在設計早期進行門級分析，有利於設計頂層電源網路，並有利於針對未安置模組規定電源網路要求。

然而，僅依靠門級分析對電源網路驗証PGS(Power Grid sign-off)來說不夠精確，因此，該方法必須包括電源網路驗証，它在電晶體級對單元或者IP模組的內部電源網路進行建模，以便獲得精確的電流分配情況。

設計再使用是SoC設計的核心，新方法要易於實現單元、模組以及IP的再使用。當一個單元或者IP模組分析完成後，分析結果必須具備可再使用性，因而避免為每個實例重新提取和重新分析該單元或IP模組，分析結果的可再使用性將對整個晶片電源網路驗証的周期影響很大。我們選擇Simplex Solutions公司的Voltage Storm(VS)SoC設計工具，該工具能滿足TI對多級和分層式方法的所有要求。

電源網路驗証新方法

TI採用Simplex工具進行開發的方法如圖1所示。首先，庫設計小組對包括IP核心、記憶體和標準單元在內的所有葉片級(leaf-level)組件進行特徵參數提取和驗証。這些電源網路特徵參數由GDSII版圖文件在電晶體級生成，以便精確地對電流分配建模。根據這些特徵參數，庫設計人員能夠創建在驗証過程中使用的各種電源網路視圖，包括底層規劃(或者模板)視圖、埠(或黑盒)視圖以及詳細的(或電晶體級)視圖。

底層規劃視圖由以下一些資訊得出，包括：單元或者模組埠的LEF描述；單元的高度、寬度、間距資訊；用於電源佈線的每個金屬層的方位等。

埠視圖是一個不帶電晶體的黑盒視圖，由某個單元庫的LEF描述來創建。它在該模組的週邊埠還配有電流源，把電流均勻地分配到各埠。這個模型用於對底層規劃階段的標準單元建模，但不足以應付更複雜的IP模組和PGS的應用設計要求。

IP模組和標準單元的詳細電源網路視圖由埠的LEF描述和版圖的GDSII描述來創建。詳細的視圖組件包括來自LEF的埠幾何形狀、來自GDSII的內部電源網路以及來源於GDSII版圖的電晶體抽頭點的電流源。具體視圖包含電晶體級的詳細資訊，可精確地模擬複雜IP模組內部的電流分配和功耗情況。

在設計流程的下一步，晶片整合或物理設計小組利用佈線的DEF描述及由庫設計小組創建的電源網路視圖庫對底層規劃進行分析，模組設計人員可以使用類似的方法分析他們設計的模組。

如果DEF與最後用於輸出的GDSII版圖文件一致，那麼對於大多數ASIC流程而言，一旦所有單元和IP模組已經跟電源佈線放置在一起，則進行最後的PGS。在這個設計階段，根據已經確定的電源網路的完整性數據，設計人員可避免為電源網路留出過多的空間，並使信號佈線面積最大。

驗証新的設計方法

如果在佈局佈線之後，設計小組又對最後的設計進行了重要的修改，那麼物理驗証小組負責進行版圖與原理圖驗証，並檢查設計規則，同時在電晶體級執行PGS以及在最後的GDSII版圖上進行一次扁平分析(flat analysis)。

用於驗証新方法的晶片是TMS320C6211，是帶有一個兩級高速緩衝記憶體結構的定點高級VLIW數位信號處理器。C6211採用五層金屬製程，包含600萬個電晶體，在這個DEF中有大約1.16萬個佈線網路，放置了2.29萬個對象，標稱工作電壓是1.8V。

第一步：生成電源網路視圖。

首先，要創建TMS320C6211各種組件的電源網路視圖庫。C6211包含一個C62x高級VLIW DSP核心和17個嵌入式SRAM。在DSP核心和嵌入式SRAM中，由於電流分佈的非均勻，很有必要利用VS SoC工具創建的詳細電源網路視圖的電晶體級建模。TI的開發人員也創建了若干組件的底層規劃視圖，以便在底層規劃過程中使用。

第二步：在底層規劃過程中進行分析。

在底層規劃過程的早期，模組的其餘部份還未創建，所以能夠修改DSP核心的版圖。用於全晶片分析的VS SoC輸入包括：全局電源佈線的晶片級DEF、基於實例的功耗數據、DSP核心的詳細電晶體級視圖以及其它模組的底層規劃視圖(圖2)。該分析的執行發生在全局電源佈線和佈局之後、信號線佈線之前，使人們能看到藉由DSP核心的電流及其對附近邏輯電路的影響。在400MHz的SUN Ultrasparc-II工作站上，該分析僅需要運行六分鐘並占用60MB記憶體。

分析表明，電源佈線太保守，其實增加IR壓降的容限仍然可以達到設計要求。在VS SoC中使用PGS探測特性來檢查改變電源佈線的DEF的影響。利用“Scaling”特性，可以在高IR壓降區域增加走線和過孔，在低IR壓降區域刪除走線和過孔。最低電壓從1.774V下降到1.770V，仍在規定範圍之內，從而節省了寶貴的佈線資源(圖3)。

第三步：電源網路驗証

在完成全局電源佈線、單元放置和信號線佈線之後，接著就進行全晶片分層式電源網路IR壓降驗証。用於該分析的VS SoC輸入包括信號和電源佈線的晶片級DEF、基於實例的功耗以及DSP核心、SRAM和標準單元的詳細視圖。

為了對每個模組進行精確的功耗估計，TI使用Synopsys公司的電晶體級模擬工具Powermill。對於版圖設計前分析，要創建Powermil所需的SPICE模型架構(deck)，該SPICE模型架構則藉由Synopsys包含對線電容的線負載模型估值的已綜合數據庫得到。對於版圖設計後分析，開發人員根據版圖設計後EDIF網表創建Powermill所需的SPICE模型架構，該EDIF網表包含用Simplex的Fire&Ice QX提取的後端注釋寄生電容。

在定型的DEF上用VS SoC進行全晶片分層式分析， 400MHz的SUN Ultrasparc-II工作站需要運行22分鐘並占用550MB記憶體。除了IR壓降分析，全晶片分析還產生了其他一些電源網路資訊，包括電阻電流、抽頭電流(tap current)和電流密度方塊圖。圖4的方塊圖將電源網路的行為形象地表現出來，例如，抽頭電流的分配表明記憶體中電流非常低，DSP核心中的電流較高，正如預期那樣。

驗証精密度

利用VS SoC的DEF分析速度很快，與現有的版圖設計後電晶體級電源網路提取和分析所用的17.5個CPU小時相比，它只需要22個CPU分鐘，但是，分析精密度也很重要。為了驗証分層式分析的精密度，開發人員利用現有的電源網路驗証方法，在定型的GDSII版圖上對該電源網路進行了一項扁平的、電晶體級的分析。

根據該分析計算出的最小工作電壓為1.7477V，IR壓降為0.0523V；而根據分層式分析計算出的最小工作電壓為1.7472V，IR壓降為0.0528V，幾乎與電晶體級分析的結果相同，誤差在0.1%以內(圖5)。

Simplex將精密度的提高歸因於Accura靜態分析專有技術，它能分析時鐘域、識別記憶體和門電路，並根據基本輸入分析傳輸行為。

對時序的影響

非均勻電源分配會影響晶片性能，因此必須對其進行DSM SoC時序驗証。在討論時序收斂環路時，IR壓降對時序的影響已被忽略，這是因為很難獲得IR壓降對時序影響的數據，也很難獲得扁平電晶體級分析的長期循環時間數據。試驗表明，將VS SoC分層式分析得到的基於實例的IR壓降數據加入到延遲計算器(Synopsys的Primetime)，可以獲得IR壓降對時序的影響。

開發人員用手工方法將基於實例的IR壓降數據加入Primetime工具，並建立了用於不同級別的IR壓降(2%、5%、10%)的多個Synopsys單元庫，然後，根據VS SoC得到的IR壓降數據為Primetime分析選擇庫單元。

實驗結果如圖6所示，顯示了IR壓降對時序的顯著影響，IR壓降造成最壞影響的案例路徑以及造成一般影響的路徑可在圖中看到。這表明考慮IR壓降的時序驗証流程很有價值。

本文結論

電源網路驗証SoC設計方法的一個重要組成部份。利用VS SOC能夠開發一種新型用於包含門級和電晶體級分析的電源網路驗証的分層式方法。TI的開發人員現在能夠使其設計中的電流表現可視化，並且在物理設計早期驗証其電源網路設計的完整性。早期分析使設計者最容易實現對電源網路的修改且成本最低。

電源網路驗証也避免了不必要且普遍存在的電源網路設計冗餘度太大的問題,並且還能顯示時序驗証流程中的IR壓降等數據。

作者簡介：

Robin C. Sarma負責用於DSP設計的深次微米EDA方法項目，主要協調設計、製造和晶片加工技術的開發，以確保DSP在預期的成品率、性能和可靠性的前提下實現量產。

Arjun Rajagopal是TI公司Dallas DSP設計部的IC設計人員，負責電源網路設計和驗証