1 简介

本文采用1394高速数据接口作为图像输入，经TMS320DM642处理平台实现对高速视频图像的处理为例来介绍DM642与1394a的接口。系统介绍了1394输入接口和DM642的设计，这也是系统实现高速视频处理的关键技术之一。

2 1394电路设计

本文1394接口的物理层芯片选用的是TI公司出品的TSB41AB2，链路层芯片选用的是TI公司出品的TSB12LV32。TSB41AB2最主要的作用是完成1394总线初始化，以及将1394输入的串行数据转换为8位并行数据传输给链路层芯片进行下一步处理，和将链路层芯片要传输的8位并行数据转换为1394串行数据输出。TSB41AB2的主要性质有：

• 完全支持1394-1995高性能串行总线标准规定，同时与1394a兼容；
• 与IEEE1394标准的FireWire 和i.LINK设备可实现完全互操作；
• 与OHCI的要求完全兼容；
• 共提供2个与1394a标准完全兼容的线缆端口，最高可达400Mb/s；
• 睡眠模式下超低功耗；
• 为系统电源管理提供节点电压类信息；
• 自动检测线缆电源是否存在；
• 使用24.576MHz的晶振以100/200/400Mb/s的传输、接收数据，链路层控制时钟为49.152MHz。

链路层芯片TSB12LV32最主要的作用是将异步数据和等时数据分开，并将物理层的8位并行数据进一步转换为16位并行数据。TSB12LV32的主要性质有：

• 完全支持1394-1995高性能串行总线标准规定，同时与1394a兼容；
• 支持100/200/400Mb/s的传输、接收数据；
• 支持等时和异步数据传输；
• 可以充当循环控制器；
• 产生并检查32位的CRC；
• 有2K的通用接收FIFO；
• 有2K的异步传输FIFO；
• 8位或16位的可编程的微处理器接口，最高工作频率60MHz；
• 8位或16位的数据搬移接口，支持等时、异步和数据块的接收与传输。

链路层与物理层接口如图1所示。

图1 链路层与物理层接口示意图

3 FPGA设计

在本文中，FPGA主要用于协调1394链路层和图像处理器DSP之间的工作时序。DSP对1394模块的所有访问与控制都是通过FPGA实现的。在FPGA中，根据1394链路层的控制信号和数据输出信号生成相应的符合DSP的数据接口时序，这样DSP只需要访问一个异步外设和一个FIFO就可以完成和1394的数据通信。这样做不但方便了DSP的控制，更增加了数据传输的速率，提高了整个系统的工作效率。

本文采用了ALTERA公司的Cyclone EP1C6Q240C8，EPIC6具有5980个逻辑单元，内部集成20个RAM块，总共92160bit的内部RAM，两个锁相环（PLL），185个用户可配置的I/O管脚。可使用Altera的Nios软核和丰富的IP库，快速实现完整的可编程单芯片系统（SOPC）。
FPGA主要由三个模块组成：

（1）时钟模块：FPGA的时钟由外部的25MHz有源晶振提供，经过FPGA内部的数字锁相环倍频以后，产生两个新的时钟信号。一个是50MHz的信号，作为1394链路层数据搬移的系统时钟；另一个是125MHz的信号，作为DSP读写SDRAM的同步时钟信号。这样的时钟系统可以更加灵活的控制整个系统数据传输的速率，方便FPGA编程。时钟模块如图2所示。

图2 时钟模块

（2）DSP的1394异步读写控制器：其主要功能是实现DSP对1394高速照相机的异步通信。此模块相对于DSP而言是一个可以进行异步读写操作的简单外设，对于1394链路层芯片来说，可以输出相应的时序完成对链路层芯片的读写操作。这样DSP就可以非常简单的对1394高速照相机进行异步的控制，完成对1394高速照相机的初始化设置。1394异步读写控制器的控制过程如图3所示。

图3 1394链路层芯片16位数据的异步读时序

图4 1394链路层芯片16位数据的异步写时序

图5 1394异步读写控制模块

（3）1394等时数据传输模块：这个模块主要用来完成1394等时数据（图像数据）与DSP的传输。等时数据用FPGA的两个FIFO进行缓存，再由一个FIFO控制模块完成对两个FIFO的控制，实现两个FIFO交替作为图像数据的输入输出，即：当FIFO 1作为1394图像数据输入时，FIFO 2作为图像数据输出，将FIFO 2中缓存的数据传输给DSP，下一个周期，两个FIFO作用对换，FIFO 2作为1394图像数据输入，FIFO 1给DSP传输图像数据，这样就可以实现1394高速图像数据到DSP的实时传输。1394等时数据传输系统如图6所示。

图6 1394等时数据传输框图

图7 1394等时数据传输模块

4 DM642与FPGA接口

4.1 时钟部分

DM642的主时钟是由外部50MHz有源晶振提供的，经内部PLL倍频到600MHz工作主频，SDRAM的同步时钟由FPGA提供(125MHz)。

4.2 EMIF部分

DM642外部扩展两片SDRAM，映射到DM642的CE0空间中的32M字节：0X80000000 - 0X82000000。两片SDRAM均为MT48LC4M32B2-7，规格为：1M X 32 X 4 BANKS（A0-A11为行地址，A0-A7是列地址）共16M字节，最高工作频率可达143MHz。两片SDRAM共用地址线，A0-A11对应TEA3-TEA14，BA0、BA1对应TEA15、TEA16。其中一片为高32位，另一片为低32位，两片共同组成64位数据线。

如图8所示，为DM642与SDRAM、FPGA的连接图，这样的设计可以利用FPGA内部的FIFO资源实现PDT(Peripheral Device Transfer)传输方式。这种传输方式是DM642外设这间传输数据最快的方式，只需要一个总线周期就可以完成两个外设之间的数据传输。

图8 DM642与SDRAM、FPGA连接图