1 Xilinx FPGA配置原理

  Virtex一4系列的FPGA芯片外部配置引脚MODEHN(MO、M1、M2)，有5种配置模式，如表1所列。

  FPGA在Slave SelectMAP方式下，共用了表2所列的15个配置引脚。

1．1  配置流程

  FPGA加载时序如图1所示。各配置信号必须满足

图1中，Slave SelectMAP加载主要包括以下3个步骤：

    ①启动和初始化。FPGA上电正常后，通过PROG—B引脚低脉冲进行FPGA异步复位，使得FPGA内部逻辑清零。其次PROG—B上拉高，停止外部复位，INIT—B引脚会在TPOR时间段内自动产生一个由低到高的跳变，指示FPGA内部初始化完成，可以进行数据下载；同时FPGA在INIT-B的上升沿采样其模式引脚MODE PIN，决定其模式配置。

    ②比特流加载。INIT_B信号变高后，不需要额外的等待时间，Virtex器件就可以立即开始数据的配置。比特流数据在外部CCLK信号上升沿按字节方式置入。该过程包括同步初始化字、器件ID号校验、加载配置数据帧、CRC校验4个部分。

    ③STARTUP启动。在成功校验CRC码位后，比特流命令使得FPGA进入STARTUP状态。它是由8相状

态机实现的。中间包括等待DCM锁相、DCI匹配等几个状态，最后FPGA释放外部DONE引脚，对外输出高阻态，由外部上拉高，指示FPGA加载成功。

1．2  文件生成

    ISE生成数据文件主要有3种：BIT文件，由二进制格式进行表征逻辑设计，包括文件头和配置数据，主要用于JTAG下载电缆模式；MCS文件，为外部PROM烧写生成的下载文件，ASCII码，与前者不同的是它含有在PROM中的数据地址和校验值；BIN文件格式，由二进制表示，完全由配置数据组成，不需要作其他的提取和进制转换，只是配置前的Byte-Swapped是在CPLD中实现的。本设计采用的是BIN文件格式。

2硬件实现

    系统采用2片Xilinx Virtex一4系列的600万门的FPGA XC4VLX60。主MCU是TI公司高性能定点处理器TMS320C6416，对外有2个EMIF总线接口，分别是64位宽EMIFA和16位宽EMIFB。EMIFB上挂有8位8MB的Flash和16位CPLD：Flash做2片FPGA的BIN文件保存，之前由仿真器烧写；CPLD用于2片FPGA地址译码和DSP与FPGA配置部分的逻辑接口。整个数据流程是在DSP上电启动后，Bootloader自行引导用户程序运行。该程序负责由EMIFB总线搬移Flash空间中BIN文件，通过CPLD分别对2片FPGA进行配置加载。硬件系统拓扑图如图2所示。

3  软件设计

    软件包括3部分：引导Bootloader代码，加载FPGA用户程序以及接口部分的CPLD Verilog代码。

对FPGA进行上电配置。具体流程如图3所示。

当前FPGA配置时钟CCLK是在用户程序中通过DSP写命令产生的，即写FpgaA(B)一Config—Reg的

CCLK位高低电平；同时8位配置数据也连续写2次，由CPLD锁存到FPGA总线上，便能充分保证图1中该有效数据在CCLK上升沿上被锁。

    以下是CPLD中动态加载部分的Verilog代码：

／／FPGA控制寄存器(DSP只写)

  always@(posedge BECLKOUTl or negedge RSTn)

  begin

  if(!RSTn)

    VirtexB_Program_RegE2：o]<一7h0；

    else if(!BCEOn&&!BAWEn ＆＆(BEA==Virtexl3 Pro—

    gram_Reg_BEA))

    VirtexB_Program—RegE2：o]<一BEDE2：o-I；

    end

／／FPGA配置寄存器(DSP只写)

  always@(posedge BECLKOUTl or negedge RSTn)

  begin

    if(!RSTn)

    VirtexB_Config_Reg[-8：O]<一hO；

else if(!BCE0n&&!BAWEn&&(BEA=一VirtexB

    —Config_Reg_BEA))

    begin

    VirtexB_Config—RegEO]<一BEDE0]：

    VirtexB_Config_RegE8：1]<=BED[8：1]；

    end

    end

／／FPGA状态寄存器(DSP只读)

    always@(posedge BECLKOUTl)

    begin

    if(!RSTn)

    VirtexB_State_Reg[2：o]<一3"h0；

    else if(Read—Enable &&(BEA=一VirtexB—State—

    Reg_BEA))

    VirtexB_State—RegE2：o]<={VirtexB—BUSY，

    VirtexB_DONE，VirtexB_INIT_n)；

    end

    assign Read_Enable=!BCE0n&&AOEn&&!BAREn；

    assign BED[2：o]一(Read—Enable &&EA=一VirtexB

    State—Reg_BEA))?VirtexB_State—RegE2：o]：3"hZ；

结  语

    该系统已成功用于某公司一款软件无线电平台中，通过反复软硬件调试，现已投放市场。此外，由于该系统中的DSP芯片TMS320C6416自带PCI桥，因此该平台设计有与主机通信的CPCI接口，支持32位的PCI总线带宽，最大数据吞吐率能达到133 MB／s。所以，此平台不仅可以实现上述提到的上电Flash自行加载FPGA的目的，还可在其配置完以后通过主机端对FPGA实现动态加载，充分满足了软件无线电中可重构化、实时灵活的指导思想。

参考文献

[1]TMS320C6414，TMS320C6415。TMS320C6416 FIXED—POINT DIGITAL SIGNAL PROCESSORS SPRSl46N

    FEBRUARY 2001 REVISED MAY 2005．

[2] TMS320C6000 DSP Peripheral Component Interconnect(PCI)Reference Guide Literature Number：SPRU581B June 2004．

[3]Virtex-4 Coniiguration Guide UG071(v1．1)Septetuber 10，2004