高速外部存储器接口需要精准的时序限制、DQ-DQS的相位管理、良好的信号完整性和恰当的电路板设计。

很多时候，设计者通过反复试验找出再同步时钟相位。一些FPGA生产商提供设计指导，可减少或消除这个通过反复试验找出相位的过程的时间。比如，Altera的存储器控制器的IP内核含有一个时延计算器，使得设计者可对其特有的系统计算再同步窗口。设计者可输入走线时延和其系统中特有的其他时延部分。环回时延计算器可估算在系统时钟域和DQS域之间的时延。如果需要来自PLL的移相后输出，它也可正确地给出为捕获数据而需要的相移。

用于再同步的另一项技术是使用反馈时钟和一个附加的锁相环(PLL)，如图4所示。对来自存储器的反馈时钟FB_CLK的板上走线，应该与DQ和DQS信号的板上走线长度相同。FB_CLK连接到DRAM的CLK管脚并走线回到FPGA。读PLL使引入时钟FB_CLK相移，这样可正确得捕获到从DQS域到系统时钟域的读数据。相移量是来自于DRAM的±tDQSCK、任何在DQS、CLK和FB_CLK间的板上走线时延、以及在IOE寄存器和再同步寄存器之间的时延的总和。

信号完整性和电路板设计的挑战

保持信号的完整度是另一个经常出现的与存储器接口设计有关的问题。这些接口的总线宽度会引入同步切换噪声(SSN)，这可能会产生数据位错误。另外，不恰当的终端或电路板设计会在干扰、信号衰减、噪音等影响下导致信号质量变差。所有这些因素都对系统性能和可靠性起着不良的影响。因此恰当的电路板设计是制作可靠的存储器接口的关键。

下面是一些对存储器接口的基本电路板走线指导：走线长度要匹配，避免信号之间的时延；为避免干扰，DQ、DQS和CLK的走线要与其它信号走线保持至少30mil的间距(mil，千分之一英寸)；每两个终端电阻之间使用一个0.1μF电容；使用高精度电阻(误差在1%和2%之间)；使用专门为DRAM的V_TT设计的集成V_TT调整器；V_TT的走线需与其它信号走线线至少间隔20mm；通过在V_TT两边分别布置V_SS和V_DDQ，来屏蔽V_TT。

此外，可通过选择合适的I/O位置、使用可编程的电与地管脚、减小I/O边沿的斜率以及选择合适的解耦方案来最小化SSN。在单DIMM系统的最不理想情况下，会有多达81个驱动(64个数据，8个ECC和9个触发信号)在处于切换状态，同时在传输过程中有另外28个控制器的信号处于切换状态。

传统的解耦方法是根据电路板走线情况，以及驱动管脚和预设电容值之比，在适当的位置放置电容。遗憾的是，当今的DRAM的信号转换速度越高，这种根据比值的方法的效果就越不明显。在设计解耦系统中的限制条件不仅是电容的值，也包括电容导线、连接电容到电源和地的过孔的电感值。V_TT电压解耦应该做成很接近于主板上的并行上拉电压。并且解耦电容应该连接在V_TT与地之间。

严格遵循FPGA生产商提供的存储器设计指南非常重要。为确保存储器接口设计的一次成功，必须要进行系统级上全面的信号完整性分析。HSPICE、SPECCTRAQuest、XTK和HyperLynx都是信号完整性分析的工具。另一个建议是设计者在制作之前先使用仿真平台修改设计。这个调试阶段对一次设计成功是至关重要的。FPGA生产商对使用其FPGA的存储器连接都提供了仿真平台和专门的设计指导。

时序挑战

高速存储器接口设计要花很多时间去满足众多功能和时序要求。使时钟抖动、通道间时延、工作周期失真以及系统噪声最小化，在增加可用的时序裕量上起到一个整体性的作用，这也提高了系统在各种条件下的可靠性。此外必须正确实现DRAM状态机，并且要注意正确地对DRAM单元进行建立和刷新。

设计者需要做彻底检查确保设计满足全部时序和功能的要求，这必须进行四种时序分析：写数据时序、地址和命令时序、使用DQS进行读操作捕获、以及被捕获读数据到系统时钟域的再同步。对于系统级的验证，DRAM的行为模型可以从存储器供应商那里获得。

为简化存储器接口设计过程并且加快设计周期，建议设计者使用由FPGA生产商或第三方公司提供的存储器控制器IP核。如今的IP核具有易用的图形界面，并且具有参数，这样设计者就可构造一个满足自己系统需要的控制器。比如，我们的DDR SDRAM控制器内核使设计者按照自己的需要满足特定的接口功能，包括时钟频率、数据线宽度、所选芯片的个数和存储器特性等。

总之，构建高速存储器接口是非常有挑战性的，并且设计者需要在设计接口前就考虑多个因素。详细的时序分析和系统级的验证都是必须的。高质量的存储器接口支持可降低设计的难度，加快设计过程。在为设计存储器接口选择FPGA之前，需要深入理解FPGA及周边支持架构所支持的硬件特性。存储器IP控制器、软件和工具的支持、模拟模型、仿真平台和准确的说明文档对存储器接口设计来说都非常重要。

作者：Lalitha Oruganti，Altera公司