高速外部存储器接口需要精准的时序限制、DQ-DQS的相位管理、良好的信号完整性和恰当的电路板设计。

作为网络、通讯、存储和需要处理复杂数据的高性能计算应用的系统中的核心部分，FPGA起着越来越突出的作用。因此，现在FPGA开发商的产品必须支持高速外部存储器接口。考虑到这点，现在的FPGA都具有可与多种高性能存储器器件直接连接的特性。下面我们将重点讨论高速DRAM与FPGA接口的设计。这篇文章描述了设计此类接口将遇到的困难和挑战，并且重点叙述了解决这个问题的方法。

高速外部存储器接口的设计不是件轻而易举的事情。比如最新的DRAM存储器(DDR SDRAM、DDR2、和RLDRAM II)支持从133 MHz (266Mbps)到400 MHz (800Mbps)的频率范围。

因此，设计者经常面临DQ-DQS的相位管理、准确的时序限制、信号完整性问题和同步切换输出(SSO)噪声的挑战。此外，这种板上设计问题会延长设计周期或者迫使系统性能降低。更糟的是，所有这些问题在高频下将变得更加棘手。

DQ-DQS的相位关系管理

DDR SDRAM依赖于数据脉冲信号(DQS)完成高速操作。DQS是非连续运行脉冲，用来在数据线上触发数据。随着数据信号(DQ)向外部传输而保证了与温度和电压变化的相一致。DDR SDRAM使用了片上锁相环(DLL)输出与数据一致的DQS。

DQ与DQS信号间的相位关系对DDR、SDRAM以及DDR2接口非常重要。当对DRAM进行写操作时，FPGA内的存储器控制器必须产生一个与DQ数据信号中心对齐的DQS信号。当从存储器件读取的时候，来自FPGA的DQS信号则与DQ信号边沿对齐(图1)。

根据接收到的DQS信号，存储器控制器必须通过相移与DQ信号中心对齐。DQS时延取决于DQS与DQ信号组之间的板上时延、控制器上产生的数据有效窗口以及控制器输入寄存器上采样窗口的需要。

这是在DRAM控制器设计中最有挑战性的要求之一。存储器接口设计者可以应用以下几种技术的一种去对齐DQS和数据有效窗口的中心，如DQS板上走线时延、DQS的片上走线时延、片上时延锁定环(DLL)或者锁相环(PLL)。

1．DQS板上走线时延

这是一种为对齐DQS和对应DQ的传统方法。由于下面原因这个技术已经被证明在复杂系统中效率不高而且成为性能的瓶颈。

以400Mbps为例，DQS相对与DQ的标称时延是1.25ns(假设DQS相对与DQ的中心对齐所需的相移是90°)。为达到这个时延，大约要把7到8英寸的走线长度加在DQS线上(50Ω特征阻抗的FR4层压板微带线的时延是160ps每英寸)。这不但使板上走线变得复杂，也需要额外的信号层，导致制板费用增加。由于各DQS信号需要更复杂的额外走线，特别时当与DIMM进行接口的时候。

所需的时延和走线长度必须准确地事先计算好。这把接口限制在了一个特定的频率上，使设计不太灵活。任何接口频率上的改变都需要对电路板进行重新设计。

增加的走线长度也导致DQS线上更高的损耗，因此上升和下降时间都被迫要与之协调，这也限制了可达到的最大频率。

2．片上时延元件

这种方法使用了许多串联的时延器件完成设定的时延。时延以及为达到时延的器件数目，必须要根据操作的频率和各频率段所需的正确元件数计算出来。设计者就可以应用不同的设计技术，使用各种又粗到精的时延器件达到设定值。但是时延器件受工作过程、电压和温度(PVT)变化的影响是无法避免的，有时变化范围甚至可达到±40%。这种时延上的变化减少了每个控制器的有效采样窗口，且与频率不成比例。这种方法的局限是的其只用于低频情况(133 MHz以下)。

3．片上DLL

为解决以上两种方法的设计难题，设计者利用片上DLL去把时延引进到DQS线上。使用一个设计接口频率下的参考时钟，并且把设计时延作为时钟周期的一个百分比，DLL就可以挑出正确的时延器件个数达到设计时延。

比如，Altera使用这种方法在读操作中实现90°的DQS相移。这些FPGA具有片上DQS相移电路，在芯片的顶部和底部有专用于DQS-DQ的I/O组。在没有与外部存储器连接的时候，这些管脚可以作为通用I/O使用。

然而，当与外部存储器，比如DDR或SDRAM连接的时候，这些管脚必须作为DQS使用。每个DQS信号与一组DQ信号相关联。当使用Stratix II FPGA的时候，DQS与DQ组之比应是1比4、1比8、1比16、1比18、1比32、或者1比36；使用Stratix FPGA的时候，应为1比8、1比16或者1比32。

在走线到I/O输入寄存器之前，这些专用的DQS管脚内部依赖于一组时延器件，这些器件的累积时延被DQS的相移电路控制。这个专用的DQS相移电路包括一个DLL和控制电路，可以在读操作中自动的把片上时延插入到引入的DQS信号上。DQS相移电路使用参考频率为每个在专用DQS管脚的时延器件产生控制信号，以对PVT的影响进行补偿。此外，为使通道之间时延最小化，通过平衡时钟网络，移相后的DQS信号被传送到DQ的I/O器件上。

读数据与系统时钟的再同步

DRAM接口设计的另一个挑战性是将读数据从DQS时钟域转换到系统时钟域。来自DRAM中的已读数据首先被DQS时钟域的存储器控制器获得。然后数据须传送到系统时钟域内。为确保DQ信号能有效地在FPQA中被获取，设计者需要决定DQS与系统时钟之间的时延。最小及最大时序分析必须根据这个时延准确地完成(图2)。

主要的时延参数包括：自PLL触发输出到管脚的时延(t_PD1)；由于电路板走线长度产生的时延(t_PD2)；从时钟到DQS存取时延(来自DDR存储器说明中的t_DQSCK)；DQS的板上走线时延(t_PD3)；从FPGA上的DQS管脚到I/O器件的时延(t_PD4)；I/O器件寄存器的基本触发时延(t_CO1)；从I/O寄存器到再同步寄存器的时延(t_PD5)。

为找到一个可靠的再同步窗口，设计者需要通过增加图3所示的时延(也称为环回时延)计算系统

再同步窗口＝最小环回时延＋一个时钟周期－最大环回时延－再同步寄存器的最大基本建立和保持时间若再同步窗口落在系统时钟边沿之外，为使边沿处于窗口内，设计者需要使用另一个移相后的PLL输出时钟。为再同步窗口计算环回时延并评估时钟相位是费时而又易错的。

作者：Lalitha Oruganti，Altera公司