在电路的设计中实时遇到这种情况 @（），我们通常遇到的是always @（）这种情况，为此我写了个测试代码，以讨论

module a(clock,a,b,c);

 input a,b,clock;

output c;

reg tmp;

 always @(posedge clock) 

begin

   @(posedge a or posedge b)  //注意这儿

  tmp=a+b;

 end

 assign c=tmp;

endmodule 

 在quartus下综合可综合

 综合出来的的电路图与波形如下所示

你看懂其中的意思了没？

@().jpg

@()_1.jpg