大量建立在各自专有的语言和语言子集单点工具（point tools）上的验证方法的出现是造成验证差距的主要原因。这些验证方法都旨在解决某一个特定的验证问题，如测试平台自动化、断言和模型检验。当用户追求横跨验证流程最佳工具组合时，通常不得不自行尝试将这些工具整合起来建立一个完整的方法，要达到这一要求必须投入相当的时间和精力。
    
    这种做法会导致验证方法严重相互脱节。芯片设计失误的统计数据表明，验证技术的发展的确没跟上芯片规模和复杂度的增长。另外，验证方法分离脱节的现象已成为知识产权（IP）有效使用和重用的障碍。解决这一状况的有效途径就是采用统一的验证方法，通过应用经过改进的工具平台充分利用具有丰富语义的标准语言来实现。 
    
    目前，许多工具和技术都只能解决验证中某个单一的问题。在公认的最佳验证方案的认识上,开发出统一的标准验证方法是提高验证工作整体效率的关键。所有项目都需要一种面向一次性成功的验证方法。
     
    统一语言是统一验证方法的基础
    
    迅速采用SystemVerilog并结合这种语言的特性,为验证方法提供了坚实的基础，这对片上系统（SoC）和知识产权（IP）设计的开发商来说是很有益处的。
    
    SystemVerilog是第一款集设计、验证和断言特性为一体的开放式业界标准语言。作为一种统一的语言，SystemVerilog的这些特性将推动统一标准的验证方法的实现。 
    
    在业界，SystemVerilog的发展势头十分迅猛，目前已成为Accellera的标准。至少有40家电子设计自动化、（IP）知识产权和培训服务公司正在推出支持这一语言的产品和服务。世界上许多顶尖的设计团队正在自己的设计项目中采用SystemVerilog语言。
     
    作为参考的方法学
    
    ARM和Synopsys正在联合开发一种标准验证方法，采用SystemVerilog语言来规范一种基于覆盖率分析的验证方法架构。通过业界最佳应用实践，为建立起一种强大而又可扩展的验证方法提供了蓝图。这种验证方法面向功能验证的各方面，包括可用于形式分析和动态验证的SystemVerilog Assertions （SVA）这种可验证性设计技术；使用有约束条件的随机激励生成技术（stimulus generation techniques）；使用覆盖率统计的分析方法来达成快速的实现验证收敛。
    
    这项方法还将帮助验证用知识产权（IP）供应商采用一致的、有明确论述的验证架构，从而便于最终用户将不同来源的验证用知识产权(IP)有效地整合起来。 
    
    SystemVerilog参考验证方法的基础 
    
    这种验证方法将以ARM、Synopsys以及双方用户在进行高效验证时积累的多年经验为基础。这种参考验证方法将结合ARM从事件级SystemC模型到实时寄存器传输级（RTL）的实现中，相关的复杂的、可配置的验证用知识产权(IP)方面的特殊技术，Synopsys在提供整合的RTL和系统级验证平台方面包括验证工具及验证知识产权(IP)特长。这些专业技术可在任何片上系统(SOC)设计或知识产权(IP)开发团队使用。
    
    这种方法将加速基于一种开放的,业界标准语言的先进验证方法的使用。通过为验证工程师提供一套断言检查标准库和常用验证功能（如激励生成、仿真控制和覆盖分析）使用规范，并在业界广泛推广,将有助于提高验证效率,缩短验证时间。
    
    这项标准方法将支持在系统级验证的环境中使用SystemC事件级模型，并对SystemC模型如何与SystemVerilog通讯进行了说明。这种方法还支持将RTL级设计和任何用Verilog或VHDL语言写成的验证用知识产权(IP)纳入验证环境中。 
     
    SystemVerilog验证方法手册
    
    2004年“设计自动化会议”展出的一本书中详细阐述了这种参考方法。象《重用设计方法手册（RMM）》为设计重用提供指导一样，《SystemVerilog验证方法手册（VMM）》将促进最佳验证方案的建立，把SystemVerilog语言的强大功能推广到整个片上系统(SOC)设计环节中。
    
    SystemVerilog验证方法手册(VMM)》将为工程师提供验证架构指南和业界优秀的应用方案，使复杂的片上系统(SOC)设计的功能验证能够更有效和迅速地完成。这本书还将为验证用知识产权(IP)开发商提供一种标准的验证架构，促进验证知识产权(IP)的可用性。
    
    此手册的编写吸收了来自ARM和Synopsys公司包括验证、方法和知识产权(IP)领域的多位著名专家在验证和知识产权(IP)方面的多年经验。
    
    SystemVerilog是通用的IEEE 1364-2001 Verilog语言的扩展，由Accellera开发，旨在显著提高拥有大量门电路、基于知识产权(IP)、总线集成的片上系统(SOC)设计的效率。通过与系统级设计流程的紧密连接，SystemVerilog语言主要面向芯片实现和验证流程。它在Verilog-2001基础上进行了重大改进，主要集中于片上系统(SOC)的开发，包括：

• 支持在事件级抽象层次上进行建模和验证。SystemVerilog的直接程序接口 (DPI)使其可以调用所有C/C++/SystemC功能函数，反之亦然。因此，SystemVerilog基于Verilog的语言，率先实现了有效地与SystemC模块进行协同仿真，在系统级设计、芯片实现和验证之间建立了重要的连接。
• 在接口方面进行了一系列的扩展，以满足先进的设计技术的要求。例如，不同的层次的模型接口大大加速了总线集成设计的开发过程，消除了在模块端口连接上的限制，允许端口各侧采用任意的数据类型，扩展数据类型以允许用C语言建模和增强对知识产权(IP)的保护 
• 对断言支持的一种新机制，促进了可验证性设计方法的形成。在SystemVerilog语言中，由于断言信息内置于语言之中，取消了断言在传统Verilog语言中,对专用模块、程序注解或PLI调用的要求。语言中内嵌的断言能够根据功能和约束来捕捉实际设计意图，并可在使用任何形式验证方法之前，通过仿真进行验证。这种方法有助于避免设计定义的错误，提高了测试的准确性、简化了测试平台，并可实现测试的重复利用。可验证性设计技术所提供的对内部节点充分可控性和可观察性能够大幅节省设计调试的时间。
• 新功能支持硬件模型和利用面向对象技术构建测试平台，这使测试平台具备超常的可重用性。例如，将SystemVerilog接口方法与面向对象的测试平台创建技术相结合，使实现功能强大的约束条件驱动的验证方法变得简单。这些约束条件可由内嵌的断言提供，这些断言明确说明了需要证明为正确的或必须在验证中覆盖的设计特性。这些断言可以在片上系统(SOC) 设计的开发中被重用，这充分支持设计重用和基于知识产权(IP)的设计。