随着无线网络以3G的速率承载多媒体信息(语音、数据和视频)，基带卡内部处理的复杂度大大增加。大量的DSP、FPGA、ASIC被用于分割任务、并行处理数据并实时共享数据。在无线基带处理系统中采用多端口存储器可提高整体数据吞吐量、增加设计的灵活性并缩短对上市时间。

双端口存储器提供极高密度的缓冲容量，能以很高的吞吐量来对缓冲数据进行随机存取。数据能够同时从两个工作在独立时钟域的接口器件?D?DFPGA和DSP中被访问。每个端口的双向特性都允许真实的数据在FPGA和DSP之间共享。将密度高达18Mb、端口宽36位的存储产品级联起来就可以形成密度更高、带宽更大的存储器。双端口存储器的吞吐量(带宽)的计算方法为：f_MAX×2端口×每个端口的宽度，已有产品能够提供超过19Gbps的带宽。

双端口存储器可以和DSP的外存储器接口(EMIF)进行无缝连接。使用DSP内部的DMA引擎能够在CPU的最下干涉进行双端口数据存取。

通过使用芯片启用功能，这一连接方案实现了在一组DSP之间轻松共享相同数据，这样的数据可以经过多种处理过程，或者可为不同用户在双端口里缓存数据。这种机制可让DSP在处理前一个数据时，就对现在现在的数据进行缓冲，这比在FPGA和DSP之间建立直接连接更好。相对于普通的单端口SRAM或DRAM，这种设计的优点在于不存在由于FPGA将数据写入存储器缓冲区和DSP将数据读出时而产生的总线巡回延迟，从而使系统的带宽和效速率翻倍。

此外，多端口存储器实现了运行在不同时钟速率下或工作在单独时钟域里的存储器之间的简易连接。这是采用单端口存储器无法做到的。以这一方式使用的多端口设备提供了处理器和存储器之间点对点的连接，而单端口器件要想做到这一点则需要一条共享的总线。点对点连接简化了信号集成，实现了比采用共享总线方案更高的时钟速率。

高效的符号速率处理

符号速率处理的数据速率比与芯片速率处理相关的数据速率低很多。大多数基带卡上的符号速率处理是仅仅通过采用DSP来实现的。符号速率处理执行这么几个任务：CRC编码和解码增加接收数据的末级误差校验；卷积编码作为一种向前纠错(FEC)技术，通过将每个比特编码成一个三比特符号的方法来改善数据传输的完整性。

在接收机中使用相应的解码技术有助于修复在传输过程中被噪声破坏的数据。即使有些符号位已经在传输过程中被破坏了，该解码器仍能恢复原始数据位。符号速率是原始数据速率的三倍。

3G系统中使用两种主要的编码/解码技术，一种是Viterbi解码，主要用于语音信道，并为2G系统提供向后兼容；另一种是Turbo解码，它对编码和解码数据传输更加有效，但需要更高的计算能力。

交织技术涉及将数据写入X行、N列矩阵中的各行之中，再按列读出数据。接收机里的解交织器把数据写入相同矩阵中的列，而按行读出数据，以恢复原始的信号。这一过程在传输过程中将符号展开，以防止传输环境中短噪音尖峰的破坏。

德州仪器的带有片上Turbo和Viterbi协同处理器的C64x系列DSP产品的推出有助于提高符号速率处理的性能。另外，多端口存储器有助于最优化基带卡的这部分处理。

图3为赛普拉斯半导体公司的的四端口存储器。QuadPort存储器是一种四端口开关元件，允许从每个完全独立的端口同时访问综合的存储阵列。每个端口都可工作在不同的频率域中。在这中实现中，端口与芯片速率FPGA相连，另三个端口与三个不同的DSP相连，这样就能在同一时间相同的数据。

可将芯片速率处理FPGA的去扩频数据缓冲在QuadPort存储器中，随后由解交织/去复用DSP读出数据。然后数据再被写回存储器，执行Viterbi解码的DSP或者执行Turbo解码的DSP将对该存储器进行存取。此外，利用由DMA机控制的DSP可让CPU在数据从外部多端口存储器向内部高速缓存器传输的处理过程中能够持续计算。QuadPort存储器中的存储空间可进行划分，一部分阵列空间用于保存原始的交织数据，而去交织数据则保存在一个独立的空间中，由解码DSP进行存取。

另外，多个DSP能够被用于提高Turbo解码处理的性能，允许数据并行处理，并产生更加可靠的数据解码。图4所示的方案加强了这一处理。双端口存储器用于缓冲来自芯片速率处理模块的去扩频数据，并由执行去交织/解复用任务的DSP对这些数据进行存取。双端口的另一个端口用于驱动允许Viterbi解码/Turbo解码访问数据的总线。另一个双端口器件被用来与另一个DSP共享，以实现并行Turbo解码。

作者：StephenRogers，RajivNema，赛普拉斯半导体公司