图 1 DSP48示意图

对于乘法器，如果运用slice搭建不仅挥霍资源，而且性能差，位宽一旦比较宽就会导致时序涌现问题。Xilinx的ISE中配有 Core Generator这个工具。通过该工具可以生成需要的乘法器。运用这些乘法器来代替普通的乘法器，可以达到满意的成果。除了乘法器，还可以运用该工具产生RAM和DCM等，在此不再赘述。
 
综合过程解决时序问题

我们运用 Synplicity公司的Synplify工具进行综合，这是业界通常运用的综合工具之一。选择该工具最重要的原因在于它与Xilinx的FPGA配合的很好。我们做过实验，通过该工具综合产生成果报表，再通过ISE产生真实布局布线后的报表。对这两个报表的时序估计部分进行比较，我们发明两者之间惊人的相似，最差路径之间的差异不超过1ns。

我们知道，综合的时候需要设置束缚，最重要的是时钟束缚。这个束缚限制了体系工作的频率。为了降低体系对于时钟抖动的敏感性，我们采纳的第一个办法是在设置时钟束缚的时候将此束缚值设的略高于实际的时钟频率。这样做有一个前提，那就是在综合后不得有负的时钟余度（time slack）涌现。当没有负的时钟余度涌现的时候，进步时钟束缚可以有效避免因时钟抖动而引入的时序问题，但是如果因为进步了束缚中时钟频率，而导致负的时钟余度的涌现，那么有可能导致在布局布线过程中产生时序冲突而无法正常布局布线。在这种情况下，就不宜进步束缚中的时钟频率。

在综合中采纳的第二个办法是运用综合工具提供的pipeline和retiming功效[3]。这些功效可以调剂存放器的位置，使之在不改变逻辑的前提下，将存放器的位置调剂的更加合理，如图－2所示。这个功效重要用于组合逻辑过长且不合理的情况下。当然，如果某些乘法器位数过宽而成果没有存放的时候也会导致组合逻辑时序紧张。当产生这种情况而retiming功效又无法纠正时，就需要设计者在做设计的时候对乘法器的输出成果做一拍存放，同时其余的掌握逻辑也要做相应的调剂。

 
 
图 2 retiming 示意图

布局布线阶段解决时序问题

当综合工作完成，进入布局布线的阶段后，仍然有两种办法可以改进逻辑时序问题。

第一种是手动增加并调剂BUFG（Global Clock Buffer）。BUFG是Xilinx的全局时钟资源，所有时钟树的起点都是BUFG，位于 FPGA的北极和南极。当布线后仍有负的slack时，有可能是某些当作时钟运用的信号没有被放上时钟树，此时就要手动将这些信号放上BUFG。若遇到门控时钟，还应该运用BUFGMUX资源。另外，在Virtex-4中，北边的BUFG重要负责北部的时钟，南部的BUFG负责南部的时钟。在我们的项目中，共有十余个时钟，因此，BUFG位置的选择也很症结。有些时候，工具不能解决一切问题，只有手动调剂BUFG的位置，或将BUFG的位置信息写入用户束缚文件才可以取得较满意的成果。

在Virtex-4中共有16个BUFG，若都被运用且经手动优化后仍不满足请求 ，那么还可以运用ISE提供的Floorplanner工具，对设计的各个模块手动进行位置摆放，使各个模块尽量靠近自己所运用的时钟树。

代码一致性

对于经过FPGA验证的代码而言，最担心的是经过验证的代码和进行流片的代码不一致。导致这个现象产生的原因是多种的，其中版本掌握和由于FPGA、ASIC专用器件不一致而引起的问题是最常见的两个问题。前者不在本文的讨论范畴，故在此略过。

对于经过FPGA验证的代码，为了能够使被测代码可以顺利的在FPGA进行验证，根据2.1节所述，一般都采纳了FPGA专用的器件。这些FPGA专用器件在ASIC中是不存在的。为领会决这个问题，我们通常采纳“假代码”（Fake Code）解决。

顾名思义，“假代码”就是在代码中保留FPGA专用器件的名称和接口，但是在FPGA和ASIC中运用不同的器件内核。该器件若在FPGA下运用则运用 FPGA专用器件，若在ASIC下运用，则运用自己编写的代码。尽管这种做法仍然无法保证代码的完全一致，但是却最大限度的避免了代码的差异。

结论

终究运用EDA 仿真工具还是运用FPGA进行流片前的功效验证一直是业内讨论的热点话题，不同的设计、测试人员也有自己的观点。本文针对运用FPGA进行验证测试所遇到的一些问题提出了相应的解决办法，对于运用FPGA进行验证测试的工程师有必然的参考意义。

【参考文献】
1 《Virtex-4 User Guide》 Xilinx Corp.
2 《XtremeDSP for Virtex-4 FPGAs User Guide》 Xilinx Corp.
3 《Synplify Pro User Guide》 Synplicity, Inc.