【E679】基于FPGA的通信信号源设计

项目编号：E679

文件大小：7M

源码说明：带中文注释

开发环境：Verilog

简要概述：

基于FPGA的通信信号源设计

目录│文件列表:

 └ 基于FPGA的通信信号源设计

    │ pdsk.png

    │ 仿真操作步骤.doc

    │ 仿真数据，供论文用.doc

    │ 开发板操作说明.doc

    │ 系统框图.png

    │ 系统框图.vsd

    │ 要求.txt

    │ 频率计算表（50M时钟）.xlsx

    ├ 基于FPGA的通信信号源

    │  │ 仿真数据，供论文用.doc

    │  │ 开发板操作说明.doc

    │  │ 注意.txt

    │  │ 系统框图.png

    │  ├ dds_code

    │  │  │ 220model.v

    │  │  │ adder_10.v

    │  │  │ adder_32.v

    │  │  │ altera_mf.v

    │  │  │ ask_code.v

    │  │  │ DDS.v

    │  │  │ dds_code.mpf

    │  │  │ DDS_top.v

    │  │  │ DDS_top_vlg_tst.v

    │  │  │ dpsk_code.v

    │  │  │ fsk_code.v

    │  │  │ m_ser.v

    │  │  │ psk_code.v

    │  │  │ reg32.v

    │  │  │ reg_10.v

    │  │  │ sin.mif

    │  │  │ sin.ver

    │  │  │ sin_rom.v

    │  │  │ vsim.wlf

    │  │  └ work

    │  │     │ _info

    │  │     ├ @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s

    │  │     │  │ verilog.asm

    │  │     │  │ _primary.dat

    │  │     │  └ _primary.vhd

    │  │     ├ @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n

    │  │     │  │ _primary.dat

    │  │     │  └ _primary.vhd

    │  │     ├ @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n

    │  │     │  │ verilog.asm

    │  │     │  │ _primary.dat

    │  │     │  └ _primary.vhd

    │  │     ├ @d@d@s

    │  │     │  │ verilog.asm

    │  │     │  │ _primary.dat

    │  │     │  └ _primary.vhd