【E1361】FPGA控制AD7656和模拟开关实现36路模拟量循环采集

项目编号：E1361

文件大小：4.89M

源码说明：带中文注释

开发环境：Verilog

简要概述：

FPGA控制AD7656和模拟开关实现36路模拟量循环采集

目录│文件列表:

 └ FPGA控制AD7656和模拟开关实现36路模拟量循环采集

    │ AD7656.vhd

    │ AD7656.vhd.bak

    │ caiji.vhd

    │ caiji.vhd.bak

    │ CONSTANT_PACKAGE.vhd

    │ CONSTANT_PACKAGE.vhd.bak

    │ CPCI_control.vhd

    │ CPCI_control.vhd.bak

    │ HGPZL.asm.rpt

    │ HGPZL.cdf

    │ HGPZL.done

    │ HGPZL.fit.rpt

    │ HGPZL.fit.smsg

    │ HGPZL.fit.summary

    │ HGPZL.flow.rpt

    │ HGPZL.jdi

    │ HGPZL.map.rpt

    │ HGPZL.map.summary

    │ HGPZL.merge.rpt

    │ HGPZL.pin

    │ HGPZL.qpf

    │ HGPZL.qsf

    │ HGPZL.sof

    │ HGPZL.sta.rpt

    │ HGPZL.sta.summary

    │ HGPZL.vhd

    │ HGPZL.vhd.bak

    │ HGPZL_A1_3_30_25_file.map

    │ HGPZL_A2_3_30_25_file.map

    │ HGPZL_assignment_defaults.qdf

    │ HGPZL_A_output_file.map

    │ HGPZL_B_output_file.map

    │ Int_gen.vhd

    │ Int_gen.vhd.bak

    │ max_min_num.vhd

    │ max_min_num.vhd.bak

    │ output_file.jic

    │ output_file.map

    │ output_file10-30-25.map

    │ output_file10_30_25.map

    │ Register_config.vhd

    │ Register_config.vhd.bak

    │ Reset_syn.vhd

    │ stp1.stp

    │ TL_3.stp

    │ ZL_5.stp

    ├ db

    │  │ HGPZL.db_info

    │  └ HGPZL.sld_design_entry.sci

    └ incremental_db

       │ README

       └ compiled_partitions

          │ HGPZL.autoh_e4eb1.map.cdb

          │ HGPZL.autoh_e4eb1.map.dpi

          │ HGPZL.autoh_e4eb1.map.hdb

          │ HGPZL.autoh_e4eb1.map.kpt

          │ HGPZL.autoh_e4eb1.map.logdb

          │ HGPZL.autos_3e921.map.cdb

          │ HGPZL.autos_3e921.map.dpi

          │ HGPZL.autos_3e921.map.hdb