【E1363】使用FPGA实现CNN模型

项目编号：E1363

文件大小：58K

源码说明：带中文注释

开发环境：Verilog

简要概述：

clk 为PLL IP核

clk_pipe为流水线各个插入的clk

CONV1为第一个卷积层的代码

CONV2为第二个卷积层的代码

FC1为第一层全连接层的代码

FC2为第二层全连接层的代码

POOL1为第一个池化层的代码

POOL2为第二个池化层的代码

ROM为ROM IP核的文件

TOP为顶层文件

Project中存的是工程文件

模型顺序为卷积层1->池化层1->卷积层2->池化层2->全连接层1->全连接层2

目录│文件列表:

 └ 使用FPGA实现CNN模型

    └ ggz

       └ ggz

          │ clk.v

          │ clk1.v

          │ clk2.v

          │ clk3.v

          │ clk4.v

          │ clk5.v

          │ clk6.v

          │ clk7.v

          │ CNN.v

          │ Conv.v

          │ ConvLay1.v

          │ ConvLay2.v

          │ FCL1.v

          │ FCL2.v

          │ FC_Para_Set1.v

          │ Para_Set1.v

          │ Para_Set2.v

          │ PoolLay1.v

          │ PoolLay2.v

          │ ROM.v

          │ ROM_bb.v

          │ rst_gen.v

          │ softmax.v

          │ tb.v

          │ train-labels.idx1-ubyte

          └ 说明.txt