2021-10-10 12:59:46 索炜达电子 638
项目编号：E1496
文件大小：1.87M
源码说明：带中文注释
开发环境：Verilog
简要概述：
采用FPGA的DDS算法Verilog程序的实现
目录│文件列表:
└ FPGA DDS algorithm
└ newdds
│ ddsromsin.mif
├ dds
│ │ acc.v
│ │ cmp_state.ini
│ │ dds.asm.rpt
│ │ dds.cdf
│ │ dds.done
│ │ dds.eda.rpt
│ │ dds.fit.eqn
│ │ dds.fit.rpt
│ │ dds.fit.summary
│ │ dds.flow.rpt
│ │ dds.map.eqn
│ │ dds.map.rpt
│ │ dds.map.summary
│ │ dds.pin
│ │ dds.pof
│ │ dds.qpf
│ │ dds.qsf
│ │ dds.sim.rpt
│ │ dds.sof
│ │ dds.tan.rpt
│ │ dds.tan.summary
│ │ dds.vwf
│ │ ddsrom.v
│ │ ddsromcos.mif
│ │ ddsromcos.v
│ │ ddsromsin.mif
│ │ ddsromsin.v
│ │ ddsromsin.ver
│ │ dds_adder.v
│ │ dds_assignment_defaults.qdf
│ │ dds_test.cr.mti
│ │ dds_test.mpf
│ │ dds_test.tcl
│ │ dds_testmodsim.do
│ │ dds_testmodsim.v
│ │ dds_time_limited.sof
│ │ ipnco.bsf
│ │ ipnco.cmp
│ │ ipnco.html
│ │ ipnco.inc
│ │ ipnco.v
│ │ ipnco.vec
│ │ ipnco.vo
│ │ ipnco_bb.v
│ │ ipnco_cos.hex
│ │ ipnco_cos.mif
│ │ ipnco_cos.v
│ │ ipnco_inst.v
│ │ ipnco_model.m
│ │ ipnco_sin.hex
│ │ ipnco_sin.mif
│ │ ipnco_sin.v
│ │ ipnco_st.inc
│ │ ipnco_st.v
│ │ ipnco_tb.m
│ │ ipnco_tb.v
│ │ ipnco_tb.vhd
│ │ ipnco_vho_msim.tcl
│ │ ipnco_vo_msim.tcl
│ │ ipnco_wave.do
│ │ mytest.cr.mti
│ │ mytest.mpf
│ │ newdds.v
│ │ newdds_baking.v
│ │ pllx.v
│ │ sim.cfg
│ │ test.cr.mti
│ │ test.mpf
│ │ testdds.v
│ │ transcript
│ │ vsim.wlf
│ │ Waveform1.vwf
│ ├ db
│ │ │ accum_3lh.tdf
│ │ │ add_sub_21h.tdf
│ │ │ add_sub_31h.tdf
│ │ │ add_sub_44h.tdf
│ │ │ add_sub_pbg.tdf
│ │ │ add_sub_rod.tdf
│ │ │ altsyncram_0ps.tdf
│ │ │ altsyncram_3ru.tdf
│ │ │ altsyncram_8ru.tdf
│ │ │ altsyncram_auu.tdf
│ │ │ altsyncram_j5q.tdf
│ │ │ altsyncram_pfq.tdf
│ │ │ altsyncram_ros.tdf
│ │ │ altsyncram_ufq.tdf
│ │ │ cntr_0gc.tdf
│ │ │ cntr_2gc.tdf
│ │ │ cntr_e08.tdf
│ │ │ cntr_sv7.tdf
│ │ │ dds.db_info
│ │ │ dds.sim.vwf
│ │ │ dds_cmp.qrpt
│ │ │ dds_sim.qrpt
│ │ │ decode_bje.tdf
│ │ │ mux_gdb.tdf
│ │ │ shift_taps_6lg.tdf
│ │ └ shift_taps_7lg.tdf
│ ├ simulation
│ │ └ modelsim
│ │ │ dds.vo
│ │ │ dds_modelsim.xrf
│ │ │ dds_v.sdo
│ │ │ modelsim.ini
│ │ │ vsim.wlf
│ │ └ modelsim_work
│ │ │ _info
│ │ ├ @p@r@i@m_@d@f@f@e
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ and1
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ and16
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ dds
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ dffe
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ m_cntr
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ n_cntr
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ pll_reg
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ scale_cntr
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_asynch_io
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_asynch_lcell
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_b17mux21
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_b5mux21
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_bmux21
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_crcblock
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_dll
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_io
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_io_register
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_jtag
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_latch
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_lcell
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_lcell_register
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_lvds_receiver
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_lvds_rx_parallel_register
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_lvds_transmitter
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_lvds_tx_out_block
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_lvds_tx_parallel_register
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_mac_mult
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_mac_mult_internal
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_mac_out
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_mac_out_internal
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_mac_register
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_mux21
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_mux41
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_nmux21
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_pll
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_ram_block
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_ram_clear
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_ram_internal
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ ├ stratix_ram_register
│ │ │ │ verilog.asm
│ │ │ │ _primary.dat
│ │ │ └ _primary.vhd
│ │ └ stratix_rublock
│ │ │ verilog.asm
│ │ │ _primary.dat
│ │ └ _primary.vhd
├ modsim
│ │ modelsim.ini
│ │ vsim.wlf
└ testdds
│ cmp_state.ini
│ ddstest.bsf
│ ddstest.cmp
│ ddstest.cr.mti
│ ddstest.html
│ ddstest.inc
│ ddstest.mpf
│ ddstest.v
│ ddstest.vec
│ ddstest.vo
│ ddstest_bb.v
│ ddstest_cos.hex
│ ddstest_cos.mif
│ ddstest_cos.v
│ ddstest_cos.ver
│ ddstest_inst.v
│ ddstest_model.m
│ ddstest_sin.hex
│ ddstest_sin.mif
│ ddstest_sin.v
│ ddstest_sin.ver
│ ddstest_st.inc
│ ddstest_st.v
│ ddstest_tb.m
│ ddstest_tb.v
│ ddstest_tb.vhd
│ ddstest_vho_msim.tcl
│ ddstest_vo_msim.tcl
│ ddstest_wave.do
│ dump.vcd
│ fcos_o_ver_ddstest.txt
│ fsin_o_ver_ddstest.txt
│ test.cr.mti
│ test.mpf
│ test.qpf
│ test.qsf
│ test.qws
│ vsim.wlf
├ db
│ │ test.db_info
│ └ test.project.hdb
