2021-11-18 12:37:29 索炜达电子 561
项目编号：E2288
文件大小：55M
源码说明：带中文注释
开发环境：VHDL
简要概述：
测试I2C传感器温度和相对湿度读数的不同实现的小型FPGA项目。该设计的目标是Digilent Inc.的Zybo-Z7-20 FPGA开发板，其中包含Xilinx Zynq-7000 APSoC（全可编程片上系统）。使用三个外围设备：Digilent Inc.Pmod Hydro、Digilent Inc.Pmod CLS、Digilent Inc.Pmod SSD。
该设计包含在文件夹HYGRO测试器设计Zynq中。
文件夹HYGRO Tester Design Zynq包含Xilinx Vivado IP Integrator和Xilinx SDK设计。第一个ARM A9 CPU用于与电路板组件、温度和相对湿度传感器、16x2字符LCD外围设备和两位七段式显示器进行通信。FPGA外围设备通过AXI子系统设计进行通信，该子系统设计包括使用Xilinx Vivado IP积分器块设计的互连和内存映射。
Xilinx SDK项目包含Xilinx Vivado对硬件设计的移交，并用C实现了一个非常小的独立程序。从Vivado移交，外围设备和板组件（如开关、按钮、LED）的驱动程序，与独立的C程序一起编译，在一个工作区内总共有3个Xilinx SDK项目。（SDK必须在指定Vivado移交的情况下运行，然后将其他两个受版本控制的项目导入到不受版本控制的工作区。）
项目信息文件：
./HYGRO Sensor Readings Tester - Zynq.pdf
目录│文件列表:
└ fpga-iic-hygro-tester-2-main
│ HYGRO Sensor Readings Tester - Zynq.pdf
└ HYGRO-Tester-Design-Zynq
├ Constraints
│ │ a-Zybo-Z7-Master-timing.xdc
│ └ z-Zybo-Z7-Master-physical.xdc
├ IP
│ │ README.md
│ ├ local_ip
│ │ └ MuxSSD_1.0
│ │ │ component.xml
│ │ ├ bd
│ │ │ └ bd.tcl
│ │ ├ drivers
│ │ │ └ MuxSSD_v1_0
│ │ │ ├ data
│ │ │ │ │ MuxSSD.mdd
│ │ │ │ └ MuxSSD.tcl
│ │ │ └ src
│ │ │ │ Makefile
│ │ │ │ MuxSSD.c
│ │ │ │ MuxSSD.h
│ │ │ └ MuxSSD_selftest.c
│ │ ├ example_designs
│ │ │ ├ bfm_design
│ │ │ │ │ design.tcl
│ │ │ │ └ MuxSSD_v1_0_tb.sv
│ │ │ └ debug_hw_design
│ │ │ │ design.tcl
│ │ │ └ MuxSSD_v1_0_hw_test.tcl
│ │ ├ hdl
│ │ │ │ MuxSSD_v1_0.vhd
│ │ │ └ MuxSSD_v1_0_S00_AXI.vhd
│ │ └ xgui
│ │ └ MuxSSD_v1_0.tcl
├ IPI-BDs
│ └ system_20
│ │ system_20.bd
│ │ system_20.bda
│ │ system_20.bxml
│ │ system_20_ooc.xdc
│ ├ hdl
│ │ └ system_20_wrapper.vhd
│ ├ hw_handoff
│ │ │ system_20.hwh
│ │ └ system_20_bd.tcl
│ ├ ip
│ │ ├ system_20_auto_pc_0
│ │ │ │ system_20_auto_pc_0.dcp
│ │ │ │ system_20_auto_pc_0.xci
│ │ │ │ system_20_auto_pc_0.xml
│ │ │ │ system_20_auto_pc_0_ooc.xdc
│ │ │ │ system_20_auto_pc_0_sim_netlist.v
│ │ │ │ system_20_auto_pc_0_sim_netlist.vhdl
│ │ │ │ system_20_auto_pc_0_stub.v
│ │ │ │ system_20_auto_pc_0_stub.vhdl
│ │ │ ├ sim
│ │ │ │ │ system_20_auto_pc_0.cpp
│ │ │ │ │ system_20_auto_pc_0.h
│ │ │ │ │ system_20_auto_pc_0.v
│ │ │ │ │ system_20_auto_pc_0_sc.cpp
│ │ │ │ │ system_20_auto_pc_0_sc.h
│ │ │ │ └ system_20_auto_pc_0_stub.sv
│ │ │ ├ src
│ │ │ │ │ axi_protocol_converter.cpp
│ │ │ │ └ axi_protocol_converter.h
│ │ │ └ synth
│ │ │ └ system_20_auto_pc_0.v
│ │ ├ system_20_axi_gpio_0_0
│ │ │ │ system_20_axi_gpio_0_0.dcp
│ │ │ │ system_20_axi_gpio_0_0.xci
│ │ │ │ system_20_axi_gpio_0_0.xdc
│ │ │ │ system_20_axi_gpio_0_0.xml
│ │ │ │ system_20_axi_gpio_0_0_board.xdc
│ │ │ │ system_20_axi_gpio_0_0_ooc.xdc
│ │ │ │ system_20_axi_gpio_0_0_sim_netlist.v
│ │ │ │ system_20_axi_gpio_0_0_sim_netlist.vhdl
│ │ │ │ system_20_axi_gpio_0_0_stub.v
│ │ │ │ system_20_axi_gpio_0_0_stub.vhdl
│ │ │ ├ sim
│ │ │ │ └ system_20_axi_gpio_0_0.vhd
│ │ │ └ synth
│ │ │ └ system_20_axi_gpio_0_0.vhd
│ │ ├ system_20_MuxSSD_0_0
│ │ │ │ system_20_MuxSSD_0_0.dcp
│ │ │ │ system_20_MuxSSD_0_0.xci
│ │ │ │ system_20_MuxSSD_0_0.xml
│ │ │ │ system_20_MuxSSD_0_0_sim_netlist.v
│ │ │ │ system_20_MuxSSD_0_0_sim_netlist.vhdl
│ │ │ │ system_20_MuxSSD_0_0_stub.v
│ │ │ │ system_20_MuxSSD_0_0_stub.vhdl
│ │ │ ├ sim
│ │ │ │ └ system_20_MuxSSD_0_0.vhd
│ │ │ └ synth
│ │ │ └ system_20_MuxSSD_0_0.vhd
│ │ ├ system_20_PmodCLS_0_1
│ │ │ │ system_20_PmodCLS_0_1.dcp
│ │ │ │ system_20_PmodCLS_0_1.xci
│ │ │ │ system_20_PmodCLS_0_1.xml
│ │ │ │ system_20_PmodCLS_0_1_board.xdc
│ │ │ │ system_20_PmodCLS_0_1_sim_netlist.v
│ │ │ │ system_20_PmodCLS_0_1_sim_netlist.vhdl
│ │ │ │ system_20_PmodCLS_0_1_stub.v
│ │ │ │ system_20_PmodCLS_0_1_stub.vhdl
│ │ │ ├ sim
│ │ │ │ └ system_20_PmodCLS_0_1.v
│ │ │ ├ src
│ │ │ │ │ PmodCLS_ooc.xdc
│ │ │ │ ├ PmodCLS_axi_quad_spi_0_0
│ │ │ │ │ │ PmodCLS_axi_quad_spi_0_0.xci
│ │ │ │ │ │ PmodCLS_axi_quad_spi_0_0.xdc
│ │ │ │ │ │ PmodCLS_axi_quad_spi_0_0.xml
│ │ │ │ │ │ PmodCLS_axi_quad_spi_0_0_board.xdc
│ │ │ │ │ │ PmodCLS_axi_quad_spi_0_0_clocks.xdc
│ │ │ │ │ │ PmodCLS_axi_quad_spi_0_0_ooc.xdc
│ │ │ │ │ ├ hdl
│ │ │ │ │ │ │ axi_lite_ipif_v3_0_vh_rfs.vhd
│ │ │ │ │ │ │ axi_quad_spi_v3_2_rfs.vhd
│ │ │ │ │ │ │ blk_mem_gen_v8_4_vhsyn_rfs.vhd
│ │ │ │ │ │ │ dist_mem_gen_v8_0_vhsyn_rfs.vhd
│ │ │ │ │ │ │ fifo_generator_v13_2_rfs.v
│ │ │ │ │ │ │ fifo_generator_v13_2_rfs.vhd
│ │ │ │ │ │ │ fifo_generator_v13_2_vhsyn_rfs.vhd
│ │ │ │ │ │ │ interrupt_control_v3_1_vh_rfs.vhd
│ │ │ │ │ │ │ lib_cdc_v1_0_rfs.vhd
│ │ │ │ │ │ │ lib_fifo_v1_0_rfs.vhd
│ │ │ │ │ │ │ lib_pkg_v1_0_rfs.vhd
│ │ │ │ │ │ └ lib_srl_fifo_v1_0_rfs.vhd
│ │ │ │ │ ├ netlist
│ │ │ │ │ │ │ mode_1_memory_0_mixed.mem
│ │ │ │ │ │ │ mode_1_memory_0_mixed.mif
│ │ │ │ │ │ │ mode_1_memory_1_wb.mem
│ │ │ │ │ │ │ mode_1_memory_1_wb.mif
│ │ │ │ │ │ │ mode_1_memory_2_nm.mem
│ │ │ │ │ │ │ mode_1_memory_2_nm.mif
│ │ │ │ │ │ │ mode_1_memory_3_sp.mem
│ │ │ │ │ │ │ mode_1_memory_3_sp.mif
│ │ │ │ │ │ │ mode_1_memory_4_mx.mem
│ │ │ │ │ │ │ mode_1_memory_4_mx.mif
│ │ │ │ │ │ │ mode_2_memory_0_mixed.mem
│ │ │ │ │ │ │ mode_2_memory_0_mixed.mif
│ │ │ │ │ │ │ mode_2_memory_1_wb.mem
│ │ │ │ │ │ │ mode_2_memory_1_wb.mif
│ │ │ │ │ │ │ mode_2_memory_2_nm.mem
│ │ │ │ │ │ │ mode_2_memory_2_nm.mif
│ │ │ │ │ │ │ mode_2_memory_3_sp.mem
│ │ │ │ │ │ │ mode_2_memory_3_sp.mif
│ │ │ │ │ │ │ mode_2_memory_4_mx.mem
│ │ │ │ │ │ └ mode_2_memory_4_mx.mif
│ │ │ │ │ ├ sim
│ │ │ │ │ │ └ PmodCLS_axi_quad_spi_0_0.vhd
│ │ │ │ │ ├ simulation
│ │ │ │ │ │ │ dist_mem_gen_v8_0.v
│ │ │ │ │ │ └ fifo_generator_vlog_beh.v
│ │ │ │ │ └ synth
