2021-08-20 17:13:19 索炜达电子 785
项目编号：E395
文件大小：7.73M
源码说明：带中文注释
开发环境：VHDL
简要概述
基于FPGA的DDS任意波形输出
目录│文件列表:
└ 基于FPGA的DDS任意波形输出
│ DDS原理.doc
│ 波形仿真数据.doc
│ 说明.txt
├ ModelSim SE 6.2仿真工程
│ └ dds_512
│ │ adder_10.v
│ │ adder_32.v
│ │ dds.cr.mti
│ │ dds.mpf
│ │ DDS.v
│ │ DDS.v.bak
│ │ DDS_top.v
│ │ DDS_top.v.bak
│ │ DDS_top_vlg_tst.v
│ │ DDS_top_vlg_tst.v.bak
│ │ key.v
│ │ key_coding.v
│ │ key_coding.v.bak
│ │ reg32.v
│ │ reg32.v.bak
│ │ reg_10.v
│ │ reg_10.v.bak
│ │ saw_rom.mif
│ │ saw_rom.v
│ │ saw_rom.v.bak
│ │ sin.mif
│ │ sin.ver
│ │ sin_rom.v
│ │ sin_rom.v.bak
│ │ squ_rom.mif
│ │ squ_rom.v
│ │ squ_rom.v.bak
│ │ squ_rom.ver
│ │ TLC615.v
│ │ TLC615.v.bak
│ │ transcript
│ │ tri_rom.mif
│ │ tri_rom.v
│ │ tri_rom.v.bak
│ │ tri_rom.ver
│ │ vsim.wlf
│ └ work
│ │ _info
│ ├ @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│ │ │ verilog.asm
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│ │ │ verilog.asm
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ @d@d@s
│ │ │ verilog.asm
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ @d@d@s_top
│ │ │ verilog.asm
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ @d@d@s_top_vlg_tst
│ │ │ verilog.asm
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ @l@p@m_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ @l@p@m_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ @l@p@m_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ @m@f_cycloneiii_pll
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ @m@f_pll_reg
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ @m@f_stratixiii_pll
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ @m@f_stratixii_pll
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ @m@f_stratix_pll
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ @t@l@c5615
│ │ │ verilog.asm
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ adder_10
│ │ │ verilog.asm
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ adder_32
│ │ │ verilog.asm
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ alt3pram
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altaccumulate
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altcam
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altclklock
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altddio_bidir
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altddio_in
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altddio_out
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altdpram
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altdq_dqs
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altera_std_synchronizer
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altera_std_synchronizer_bundle
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altfp_mult
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altlvds_rx
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altlvds_tx
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altmult_accum
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altmult_add
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altparallel_flash_loader
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altpll
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altqpram
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altserial_flash_loader
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altshift_taps
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altsource_probe
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altsqrt
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altsquare
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altstratixii_oct
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ altsyncram
│ │ │ verilog.asm
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ dcfifo_async
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ dcfifo_dffpipe
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ dcfifo_fefifo
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ dcfifo_low_latency
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ dcfifo_mixed_widths
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ dcfifo_sync
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ dffp
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ dummy_hub
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ flexible_lvds_rx
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ flexible_lvds_tx
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ jtag_tap_controller
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ key
│ │ │ verilog.asm
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ key_coding
│ │ │ verilog.asm
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lcell
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_abs
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_add_sub
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_and
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_bipad
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_bustri
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_clshift
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_compare
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_constant
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_counter
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_decode
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_divide
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_ff
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_fifo
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_fifo_dc
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_fifo_dc_async
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_fifo_dc_dffpipe
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_fifo_dc_fefifo
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_inpad
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_inv
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_latch
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_mult
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_mux
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_or
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_outpad
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_ram_dp
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_ram_dq
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_ram_io
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_rom
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_shiftreg
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ lpm_xor
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ parallel_add
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ pll_iobuf
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ reg32
│ │ │ verilog.asm
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ reg_10
│ │ │ verilog.asm
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ saw_rom
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ scfifo
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ signal_gen
│ │ │ _primary.dat
│ │ └ _primary.vhd
│ ├ sin_rom
│ │ │ verilog.asm
│ │ │ _primary.da
