【E415】矿卡zynq工程模板

项目编号：E415

文件大小：1.3M

源码说明：带中文注释

开发环境：Verilog

简要概述

矿卡zynq工程模板

目录│文件列表:

 └ EBAZ4205

    │ res.png

    └ Temp

       └ Temp

          │ Temp.xpr

          ├ Temp.cache

          │  ├ ip

          │  │  └ 2018.3

          │  │     ├ 12bf7237a5de13be

          │  │     │  │ 12bf7237a5de13be.xci

          │  │     │  │ design_1_processing_system7_0_0.dcp

          │  │     │  │ design_1_processing_system7_0_0_sim_netlist.v

          │  │     │  │ design_1_processing_system7_0_0_sim_netlist.vhdl

          │  │     │  │ design_1_processing_system7_0_0_stub.v

          │  │     │  └ design_1_processing_system7_0_0_stub.vhdl

          │  │     └ f38e92fc343343cb

          │  │        │ design_1_processing_system7_0_0.dcp

          │  │        │ design_1_processing_system7_0_0_sim_netlist.v

          │  │        │ design_1_processing_system7_0_0_sim_netlist.vhdl

          │  │        │ design_1_processing_system7_0_0_stub.v

          │  │        │ design_1_processing_system7_0_0_stub.vhdl

          │  │        └ f38e92fc343343cb.xci

          │  └ wt

          │     │ gui_handlers.wdf

          │     │ java_command_handlers.wdf

          │     │ project.wpc

          │     │ synthesis.wdf

          │     │ synthesis_details.wdf

          │     └ webtalk_pa.xml

          ├ Temp.hw

          │  └ Temp.lpr

          ├ Temp.runs

          │  ├ .jobs

          │  │  │ vrs_config_1.xml

          │  │  │ vrs_config_2.xml

          │  │  │ vrs_config_3.xml

          │  │  │ vrs_config_4.xml

          │  │  │ vrs_config_5.xml

          │  │  └ vrs_config_6.xml

          │  ├ design_1_processing_system7_0_0_synth_1

          │  │  │ .vivado.begin.rst

          │  │  │ .vivado.end.rst

          │  │  │ .Vivado_Synthesis.queue.rst

          │  │  │ design_1_processing_system7_0_0.dcp

          │  │  │ design_1_processing_system7_0_0.tcl

          │  │  │ design_1_processing_system7_0_0.vds

          │  │  │ design_1_processing_system7_0_0_utilization_synth.pb

          │  │  │ design_1_processing_system7_0_0_utilization_synth.rpt

          │  │  │ dont_touch.xdc

          │  │  │ gen_run.xml

          │  │  │ htr.txt

          │  │  │ ISEWrap.js

          │  │  │ ISEWrap.sh

          │  │  │ rundef.js

          │  │  │ runme.bat

          │  │  │ runme.log

          │  │  │ runme.sh

          │  │  │ vivado.jou

          │  │  │ vivado.pb

          │  │  │ __synthesis_is_complete__

          │  │  └ .Xil

          │  │     └ design_1_processing_system7_0_0_propImpl.xdc

          │  ├ impl_1

          │  │  │ .init_design.begin.rst

          │  │  │ .init_design.end.rst

          │  │  │ .opt_design.begin.rst

          │  │  │ .opt_design.end.rst

          │  │  │ .place_design.begin.rst

          │  │  │ .place_design.end.rst

          │  │  │ .route_design.begin.rst

          │  │  │ .route_design.end.rst

          │  │  │ .vivado.begin.rst

          │  │  │ .vivado.end.rst

          │  │  │ .Vivado_Implementation.queue.rst

          │  │  │ .write_bitstream.begin.rst

          │  │  │ .write_bitstream.end.rst

          │  │  │ design_1_wrapper.bit

          │  │  │ design_1_wrapper.hwdef