2021-08-22 16:28:51 索炜达电子 709
项目编号:E431
文件大小:2.4M
源码说明:带中文注释
开发环境:Vivido
简要概述
使用Vivido FPGA实现简化Kalman滤波的工程
文件说明
kalman_1文件夹包含vivido实现kalman的工程
kalman2.m为FPGA工程对应的matlab文件
simulate.png为仿真的结果
目录│文件列表:
└ FPGA_design
└ FPGA_calendar_final
├ FPGA_files
│ └ FPGA_calendar_final
│ │ FPGA_calendar_final.xpr
│ ├ FPGA_calenaor_final.srcs
│ │ ├ constrs_1
│ │ │ └ new
│ │ │ └ CON_1.xdc
│ │ └ sources_1
│ │ └ new
│ │ │ calendar.rar
│ │ │ Dcounter.v
│ │ │ disp_counter.v
│ │ │ ExceptFor.v
│ │ │ hms_counter.v
│ │ │ key_debounce.v
│ │ │ main_counter.v
│ │ │ main_UART.v
│ │ │ Mcounter.v
│ │ │ smg.v
│ │ │ test_led2bcd.v
│ │ │ time_div.v
│ │ │ top_file.v
│ │ │ top_test.v
│ │ │ uart_recv.v
│ │ └ Ycounter.v
│ ├ FPGA_calendar_final.cache
│ │ └ wt
│ │ │ gui_handlers.wdf
│ │ │ java_command_handlers.wdf
│ │ │ project.wpc
│ │ │ synthesis.wdf
│ │ │ synthesis_details.wdf
│ │ └ webtalk_pa.xml
│ ├ FPGA_calendar_final.hw
│ │ │ FPGA_calendar_final.lpr
│ │ └ hw_1
│ │ └ hw.xml
│ ├ FPGA_calendar_final.ip_user_files
│ │ └ README.txt
│ └ FPGA_calendar_final.runs
│ ├ .jobs
│ │ │ vrs_config_1.xml
│ │ │ vrs_config_10.xml
│ │ │ vrs_config_11.xml
│ │ │ vrs_config_12.xml
│ │ │ vrs_config_13.xml
│ │ │ vrs_config_14.xml
│ │ │ vrs_config_15.xml
│ │ │ vrs_config_16.xml
│ │ │ vrs_config_17.xml
│ │ │ vrs_config_18.xml
│ │ │ vrs_config_19.xml
│ │ │ vrs_config_2.xml
│ │ │ vrs_config_20.xml
│ │ │ vrs_config_21.xml
│ │ │ vrs_config_22.xml
│ │ │ vrs_config_23.xml
│ │ │ vrs_config_24.xml
│ │ │ vrs_config_25.xml
│ │ │ vrs_config_26.xml
│ │ │ vrs_config_27.xml
│ │ │ vrs_config_28.xml
│ │ │ vrs_config_29.xml
│ │ │ vrs_config_3.xml
│ │ │ vrs_config_30.xml
│ │ │ vrs_config_31.xml
│ │ │ vrs_config_32.xml
│ │ │ vrs_config_33.xml
│ │ │ vrs_config_34.xml
│ │ │ vrs_config_35.xml
│ │ │ vrs_config_36.xml
│ │ │ vrs_config_4.xml
│ │ │ vrs_config_5.xml
│ │ │ vrs_config_6.xml
│ │ │ vrs_config_7.xml
│ │ │ vrs_config_8.xml
│ │ └ vrs_config_9.xml
│ ├ impl_1
│ │ │ .init_design.begin.rst
│ │ │ .init_design.end.rst
│ │ │ .opt_design.begin.rst
│ │ │ .opt_design.end.rst
│ │ │ .phys_opt_design.begin.rst
│ │ │ .phys_opt_design.end.rst
│ │ │ .place_design.begin.rst
│ │ │ .place_design.end.rst
│ │ │ .route_design.begin.rst
│ │ │ .route_design.end.rst
│ │ │ .vivado.begin.rst
│ │ │ .vivado.end.rst
│ │ │ .Vivado_Implementation.queue.rst
│ │ │ .write_bitstream.begin.rst
│ │ │ .write_bitstream.end.rst
│ │ │ gen_run.xml
│ │ │ htr.txt
│ │ │ init_design.pb
│ │ │ ISEWrap.js
│ │ │ ISEWrap.sh
│ │ │ opt_design.pb
│ │ │ phys_opt_design.pb
│ │ │ place_design.pb
│ │ │ project.wdf
│ │ │ route_design.pb
│ │ │ rundef.js
│ │ │ runme.bat
│ │ │ runme.log
│ │ │ runme.sh
│ │ │ top_file.bin
│ │ │ top_file.bit
│ │ │ top_file.tcl
│ │ │ top_file.vdi
│ │ │ top_file_bus_skew_routed.pb
│ │ │ top_file_bus_skew_routed.rpt
│ │ │ top_file_bus_skew_routed.rpx
│ │ │ top_file_clock_utilization_routed.rpt
│ │ │ top_file_control_sets_placed.rpt
│ │ │ top_file_drc_opted.pb
│ │ │ top_file_drc_opted.rpt
│ │ │ top_file_drc_opted.rpx
│ │ │ top_file_drc_routed.pb
│ │ │ top_file_drc_routed.rpt
│ │ │ top_file_drc_routed.rpx
│ │ │ top_file_io_placed.rpt
│ │ │ top_file_methodology_drc_routed.pb
│ │ │ top_file_methodology_drc_routed.rpt
│ │ │ top_file_methodology_drc_routed.rpx
│ │ │ top_file_opt.dcp
│ │ │ top_file_physopt.dcp
│ │ │ top_file_placed.dcp
│ │ │ top_file_power_routed.rpt
│ │ │ top_file_power_routed.rpx
│ │ │ top_file_power_summary_routed.pb
│ │ │ top_file_routed.dcp
│ │ │ top_file_route_status.pb
│ │ │ top_file_route_status.rpt
│ │ │ top_file_timing_summary_routed.pb
│ │ │ top_file_timing_summary_routed.rpt
│ │ │ top_file_timing_summary_routed.rpx
│ │ │ top_file_utilization_placed.pb
│ │ │ top_file_utilization_placed.rpt
│ │ │ usage_statistics_webtalk.html
│ │ │ usage_statistics_webtalk.xml
│ │ │ vivado.jou
│ │ │ vivado.pb
│ │ └ write_bitstream.pb
│ └ synth_1
│ │ .vivado.begin.rst
│ │ .vivado.end.rst
│ │ .Vivado_Synthesis.queue.rst
│ │ gen_run.xml
│ │ htr.txt
│ │ ISEWrap.js
│ │ ISEWrap.sh
│ │ rundef.js
│ │ runme.bat
│ │ runme.log
│ │ runme.sh
│ │ top_file.dcp
│ │ top_file.tcl
│ │ top_file.vds
│ │ top_file_utilization_synth.pb
│ │ top_file_utilization_synth.rpt
│ │ vivado.jou
│ │ vivado.pb
│ │ __synthesis_is_complete__
│ └ .Xil
│ └ top_file_propImpl.xdc
└ RaspberryPi_files
└ UART_senter.py