2021-08-24 10:44:17 索炜达电子 548
项目编号:E555
文件大小:7M
源码说明:带中文注释
开发环境:Verilog
简要概述:
基于FPGA的会议发言限时器
目录│文件列表:
└ 基于FPGA的会议发言限时器
│ FPGA.pdf
│ FPGA板原理图.pdf
│ 基于fpga的会议发言限时器.docx
│ 基于fpga的会议发言限时器修改.txt
│ 流程图.vsd
│ 要求.txt
└ project
├ Verilog
│ │ time_clock.asm.rpt
│ │ time_clock.cdf
│ │ time_clock.done
│ │ time_clock.fit.rpt
│ │ time_clock.fit.smsg
│ │ time_clock.fit.summary
│ │ time_clock.flow.rpt
│ │ time_clock.map.rpt
│ │ time_clock.map.smsg
│ │ time_clock.map.summary
│ │ time_clock.pin
│ │ time_clock.pof
│ │ time_clock.qpf
│ │ time_clock.qsf
│ │ time_clock.qws
│ │ time_clock.sof
│ │ time_clock.tan.rpt
│ │ time_clock.tan.summary
│ │ time_clock.v
│ │ time_clock.v.bak
│ │ time_clock_assignment_defaults.qdf
│ ├ db
│ │ │ time_clock.db_info
│ │ │ time_clock.sld_design_entry.sci
│ │ └ time_clock_global_asgn_op.abo
│ └ incremental_db
│ │ README
│ └ compiled_partitions
│ │ time_clock.db_info
│ │ time_clock.root_partition.cmp.atm
│ │ time_clock.root_partition.cmp.dfp
│ │ time_clock.root_partition.cmp.hdbx
│ │ time_clock.root_partition.cmp.kpt
│ │ time_clock.root_partiti