2021-10-03 19:21:03 索炜达电子 592
项目编号：E1367
文件大小：1.77M
源码说明：带中文注释
开发环境：Verilog
简要概述：
用Verilog HDL实现Virtex-7 FPGA的CNN加速
目录│文件列表:
└ 用Verilog HDL实现Virtex-7 FPGA的CNN加速
└ convolution_network_on_FPGA
├ v7-415t_0.5ms
│ │ clk_div.v
│ │ CNN_top.v
│ │ conv_adder18.v
│ │ conv_adder36.v
│ │ k2_out.v
│ │ k3_out.v
│ │ max_output.v
│ │ m_conv_1_1.v
│ │ m_conv_1_10.v
│ │ m_conv_1_11.v
│ │ m_conv_1_12.v
│ │ m_conv_1_13.v
│ │ m_conv_1_14.v
│ │ m_conv_1_15.v
│ │ m_conv_1_16.v
│ │ m_conv_1_17.v
│ │ m_conv_1_18.v
│ │ m_conv_1_2.v
│ │ m_conv_1_3.v
│ │ m_conv_1_4.v
│ │ m_conv_1_5.v
│ │ m_conv_1_6.v
│ │ m_conv_1_7.v
│ │ m_conv_1_8.v
│ │ m_conv_1_9.v
│ │ m_conv_3.v
│ │ m_conv_5.v
│ │ m_fc.v
│ │ m_layer_input_0.v
│ │ m_layer_input_1.v
│ │ m_layer_input_2.v
│ │ m_layer_input_3.v
│ │ m_layer_input_4.v
│ │ m_layer_input_5.v
│ │ m_max_relu_2.v
│ │ m_max_relu_4.v
│ └ tb.v
├ v7-485t_0.3ms
│ │ clk_div.v
│ │ CNN_top.v
│ │ conv_adder18.v
│ │ conv_adder36.v
│ │ k2_out.v
│ │ k3_out.v
│ │ max_output.v
│ │ m_conv_1_1.v
│ │ m_conv_1_10.v
│ │ m_conv_1_11.v
│ │ m_conv_1_12.v
│ │ m_conv_1_13.v
│ │ m_conv_1_14.v
│ │ m_conv_1_15.v
│ │ m_conv_1_16.v
│ │ m_conv_1_17.v
│ │ m_conv_1_18.v
│ │ m_conv_1_2.v
│ │ m_conv_1_3.v
