【E1368】Verilog HDL实现双线性插值视频实时缩放

2021-10-03 19:24:08      索炜达电子      530     

项目编号:E1368

文件大小:7.1M

源码说明:带中文注释

开发环境:Verilog

简要概述:

Verilog HDL实现双线性插值视频实时缩放

目录│文件列表:

 └ Verilog HDL实现双线性插值视频实时缩放

    └ video_stream_scaler

       └ trunk

          ├ doc

          │  │ Video Stream Scaler Specifications.pdf

          │  └ src

          │     │ Block Diagram.vsd

          │     └ Video Stream Scaler Specifications.doc

          ├ rtl

          │  └ verilog

          │     └ scaler.v

          └ sim

             └ rtl_sim

                │ scaler.cr.mti

                │ scaler.mpf

                │ scaler.v

                │ scaler_tb.v

                │ vsim.wlf

                ├ src

                │  │ input.tif

                │  │ input1280x1024boxdiag.bmp

                │  │ input1280x1024boxdiagRGB.raw

                │  │ input1280x1024RGB.raw

                │  │ input640x512boxdiag.bmp

                │  │ input640x512boxdiagRGB.raw

                │  │ input640x512RGB.raw

                │  └ input640x512_21extraRGB.raw

                └ work

                   │ _info

                   │ _vmake

                   ├ ram@dual@port

                   │  │ verilog.asm

                   │  │ verilog.rw

                   │  │ _primary.dat

                   │  │ _primary.dbs

                   │  └ _primary.vhd

                   ├ ram@fifo

                   │  │ verilog.asm

                   │  │ verilog.rw

                   │  │ _primary.dat

                   │  │ _primary.dbs

                   │  └ _primary.vhd

                   ├ scaler@test

                   │  │ verilog.asm

                   │  │ verilog.rw

                   │  │ _primary.dat

                   │  │ _primary.dbs

                   │  └ _primary.vhd

                   ├ scaler@testbench

                   │  │ verilog.asm

                   │  │ verilog.rw

                   │  │ _primary.dat

                   │  │ _primary.dbs

                   │  └ _primary.vhd

                   ├ stream@scaler

                   │  │ verilog.asm

                   │  │ verilog.rw

                   │  │ _primary.dat

                   │  │ _primary.dbs

                   │  └ _primary.vhd

                   └ _temp

                      │ vlog3i6qcw

                      │ vlog9xyg7b

                      │ vlogg3009s

                      └ vloggjv0st

TAGVerilog
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