【E1514】基于Vivado HLS的Sobel图象边缘检测

项目编号：E1514

文件大小：15M

源码说明：带中文注释

开发环境：Verilog

简要概述：

基于Vivado HLS的Sobel图象边缘检测

目录│文件列表:

 └ Median_Filter

    ├ Uart_Gray_Median_Filter.cache

    │  └ wt

    ├ Uart_Gray_Median_Filter.hw

    │  └ hw_1

    ├ Uart_Gray_Median_Filter.ip_user_files

    │  ├ ip

    │  │  ├ clk_VGA

    │  │  ├ Shift_RAM_3X3_8bit

    │  │  └ Uart_VGA_RAM

    │  ├ ipstatic

    │  │  ├ blk_mem_gen_v8_3_1

    │  │  │  └ simulation

    │  │  ├ c_mux_bit_v12_0_1

    │  │  │  └ hdl

    │  │  ├ c_reg_fd_v12_0_1

    │  │  │  └ hdl

    │  │  ├ c_shift_ram_v12_0_8

    │  │  │  └ hdl

    │  │  ├ hdl

    │  │  ├ simulation

    │  │  └ xbip_utils_v3_0_5

    │  │     └ hdl

    │  ├ mem_init_files

    │  └ sim_scripts

    │     └ Shift_RAM_3X3_8bit

    │        ├ activehdl

    │        ├ ies

    │        ├ modelsim

    │        ├ questa

    │        ├ riviera

    │        ├ vcs

    │        └ xsim

    ├ Uart_Gray_Median_Filter.runs

    │  ├ clk_VGA_synth_1

    │  │  └ .Xil

    │  ├ impl_1

    │  ├ synth_1

    │  │  └ .Xil

    │  └ Uart_VGA_RAM_synth_1

    ├ Uart_Gray_Median_Filter.sim

    │  └ sim_1

    │     └ behav

    └ Uart_Gray_Median_Filter.srcs

       ├ constrs_1

       │  └ new

       ├ sim_1

       │  ├ imports

       │  │  └ Uart_Gray_Median_Filter.sim

       │  └ new

       └ sources_1

          ├ ip

          │  ├ clk_VGA

          │  ├ Shift_RAM_3X3_8bit

          │  │  ├ doc

          │  │  ├ hdl

          │  │  ├ sim

          │  │  └ synth

          │  └ Uart_VGA_RAM

          │     ├ hdl

          │     └ synth

          └ new