【E1826】在FPGA上实现高精度频率计

项目编号：E1826

文件大小：14M

源码说明：带中文注释

开发环境：Verilog

简要概述

在FPGA上实现高精度频率计

目录│文件列表:

 └ fpga_freq_meter-main

    └ freq_meter

       └ freq_meter

          │ freq_meter.xpr

          ├ freq_meter.sim

          │  └ tb_freq_meter.v

          └ freq_meter.srcs

             ├ constrs_1

             │  └ new

             │     └ freq_meter.xdc

             └ sources_1

                ├ ip

                │  ├ clk_gen

                │  │  └ clk_gen.xci

                │  ├ clk_gen_1

                │  │  │ clk_gen.dcp

                │  │  │ clk_gen.v

                │  │  │ clk_gen.veo

                │  │  │ clk_gen.xci

                │  │  │ clk_gen.xdc

                │  │  │ clk_gen.xml

                │  │  │ clk_gen_board.xdc

                │  │  │ clk_gen_clk_wiz.v

                │  │  │ clk_gen_ooc.xdc

                │  │  │ clk_gen_sim_netlist.v

                │  │  │ clk_gen_sim_netlist.vhdl

                │  │  │ clk_gen_stub.v

                │  │  │ clk_gen_stub.vhdl

                │  │  │ mmcm_pll_drp_func_7s_mmcm.vh

                │  │  │ mmcm_pll_drp_func_7s_pll.vh

                │  │  │ mmcm_pll_drp_func_us_mmcm.vh

                │  │  │ mmcm_pll_drp_func_us_pll.vh

                │  │  │ mmcm_pll_drp_func_us_plus_mmcm.vh

                │  │  │ mmcm_pll_drp_func_us_plus_pll.vh

                │  │  └ doc

                │  │     └ clk_wiz_v6_0_changelog.txt

                │  ├ clk_test_gen

                │  │  └ clk_test_gen.xci

                │  ├ clk_test_gen_1

                │  │  │ clk_test_gen.dcp

                │  │  │ clk_test_gen.v

                │  │  │ clk_test_gen.veo

                │  │  │ clk_test_gen.xci

                │  │  │ clk_test_gen.xdc

                │  │  │ clk_test_gen.xml

                │  │  │ clk_test_gen_board.xdc

                │  │  │ clk_test_gen_clk_wiz.v

                │  │  │ clk_test_gen_ooc.xdc

                │  │  │ clk_test_gen_sim_netlist.v

                │  │  │ clk_test_gen_sim_netlist.vhdl

                │  │  │ clk_test_gen_stub.v

                │  │  │ clk_test_gen_stub.vhdl

                │  │  │ mmcm_pll_drp_func_7s_mmcm.vh

                │  │  │ mmcm_pll_drp_func_7s_pll.vh

                │  │  │ mmcm_pll_drp_func_us_mmcm.vh

                │  │  │ mmcm_pll_drp_func_us_pll.vh

                │  │  │ mmcm_pll_drp_func_us_plus_mmcm.vh

                │  │  │ mmcm_pll_drp_func_us_plus_pll.vh

                │  │  └ doc

                │  │     └ clk_wiz_v6_0_changelog.txt

                │  └ ila_0

                │     │ ila_0.dcp

                │     │ ila_0.veo

                │     │ ila_0.xci

                │     │ ila_0.xml

                │     │ ila_0_ooc.xdc

                │     │ ila_0_sim_netlist.v

                │     │ ila_0_sim_netlist.vhdl

                │     │ ila_0_stub.v

                │     │ ila_0_stub.vhdl

                │     ├ doc

                │     │  └ ila_v6_2_changelog.txt

                │     ├ hdl

                │     │  │ blk_mem_gen_v8_3_vhsyn_rfs.vhd

                │     │  │ fifo_generator_v13_1_vhsyn_rfs.vhd

                │     │  │ ila_v6_2_syn_rfs.v

                │     │  │ ltlib_v1_0_vl_rfs.v

                │     │  │ xsdbm_v3_0_vl_rfs.v

                │     │  │ xsdbs_v1_0_vl_rfs.v

                │     │  └ verilog

                │     │     │ ila_v6_2_8_ila_in.vh

                │     │     │ ila_v6_2_8_ila_lib_fn.vh

                │     │     │ ila_v6_2_8_ila_lparam.vh

                │     │     │ ila_v6_2_8_ila_param.vh

                │     │     │ ila_v6_2_8_ila_ver.vh

                │     │     │ ltlib_v1_0_0_lib_fn.vh

                │     │     │ ltlib_v1_0_0_ver.vh

                │     │     │ xsdbm_v3_0_0_bs.vh

                │     │     │ xsdbm_v3_0_0_bsid_ports.vh

                │     │     │ xsdbm_v3_0_0_bsid_vec_ports.vh

                │     │     │ xsdbm_v3_0_0_bs_core.vh

                │     │     │ xsdbm_v3_0_0_bs_core_ext.vh

                │     │     │ xsdbm_v3_0_0_bs_core_vec.vh

                │     │     │ xsdbm_v3_0_0_bs_ext.vh

                │     │     │ xsdbm_v3_0_0_bs_ports.vh

                │     │     │ xsdbm_v3_0_0_bs_vec.vh

                │     │     │ xsdbm_v3_0_0_i2x.vh

                │     │     │ xsdbm_v3_0_0_icn.vh

                │     │     │ xsdbm_v3_0_0_id_map.vh

                │     │     │ xsdbm_v3_0_0_id_vec_map.vh

                │     │     │ xsdbm_v3_0_0_in.vh

                │     │     │ xsdbm_v3_0_0_sl_prt_map.vh

                │     │     │ xsdbs_v1_0_2_i2x.vh

                │     │     └ xsdbs_v1_0_2_in.vh

                │     ├ ila_v6_2

                │     │  └ constraints

                │     │     │ ila.xdc

                │     │     └ ila_impl.xdc

                │     ├ sim

                │     │  └ ila_0.v

                │     └ synth

                │        └ ila_0.v

                └ new

                   │ freq_meter.v

                   └ freq_meter_calc.v