【E1830】FPGA实现DDR3控制器

项目编号：E1827

文件大小：29M

源码说明：带中文注释

开发环境：Verilog

简要概述

FPGA实现DDR3控制器

目录│文件列表:

 └ fpga_ddr3_test-main

    └ ddr3_test.srcs

       └ ddr3_test.srcs

          └ sources_1

             ├ ip

             │  ├ axi_ddr

             │  │  │ axi_ddr.dcp

             │  │  │ axi_ddr.veo

             │  │  │ axi_ddr.xci

             │  │  │ axi_ddr.xml

             │  │  │ axi_ddr_sim_netlist.v

             │  │  │ axi_ddr_sim_netlist.vhdl

             │  │  │ axi_ddr_stub.v

             │  │  │ axi_ddr_stub.vhdl

             │  │  │ axi_ddr_xmdf.tcl

             │  │  │ mig_a.prj

             │  │  │ mig_b.prj

             │  │  │ xil_txt.in

             │  │  │ xil_txt.out

             │  │  ├ axi_ddr

             │  │  │  │ datasheet.txt

             │  │  │  │ mig.prj

             │  │  │  ├ docs

             │  │  │  │  └ phy_only_support_readme.txt

             │  │  │  ├ example_design

             │  │  │  │  ├ par

             │  │  │  │  │  │ example_top.xdc

             │  │  │  │  │  └ readme.txt

             │  │  │  │  ├ rtl

             │  │  │  │  │  │ example_top.v

             │  │  │  │  │  └ traffic_gen

             │  │  │  │  │     │ mig_7series_v4_2_axi4_tg.v

             │  │  │  │  │     │ mig_7series_v4_2_axi4_wrapper.v

             │  │  │  │  │     │ mig_7series_v4_2_cmd_prbs_gen_axi.v

             │  │  │  │  │     │ mig_7series_v4_2_data_gen_chk.v

             │  │  │  │  │     └ mig_7series_v4_2_tg.v

             │  │  │  │  ├ sim

             │  │  │  │  │  │ ddr3_model.sv

             │  │  │  │  │  │ ddr3_model_parameters.vh

             │  │  │  │  │  │ ies_run.sh

             │  │  │  │  │  │ readme.txt

             │  │  │  │  │  │ sim.do

             │  │  │  │  │  │ sim_tb_top.v

             │  │  │  │  │  │ vcs_run.sh

             │  │  │  │  │  │ wiredly.v

             │  │  │  │  │  │ xsim_files.prj

             │  │  │  │  │  │ xsim_options.tcl

             │  │  │  │  │  └ xsim_run.bat

             │  │  │  └ user_design

             │  │  │     ├ constraints

             │  │  │     │  │ axi_ddr.xdc

             │  │  │     │  └ axi_ddr_ooc.xdc

             │  │  │     └ rtl

             │  │  │        │ axi_ddr.v

             │  │  │        │ axi_ddr_mig.v

             │  │  │        │ axi_ddr_mig_sim.v

             │  │  │        ├ axi

             │  │  │        │  │ mig_7series_v4_2_axi_ctrl_addr_decode.v

             │  │  │        │  │ mig_7series_v4_2_axi_ctrl_read.v

             │  │  │        │  │ mig_7series_v4_2_axi_ctrl_reg.v

             │  │  │        │  │ mig_7series_v4_2_axi_ctrl_reg_bank.v

             │  │  │        │  │ mig_7series_v4_2_axi_ctrl_top.v

             │  │  │        │  │ mig_7series_v4_2_axi_ctrl_write.v

             │  │  │        │  │ mig_7series_v4_2_axi_mc.v

             │  │  │        │  │ mig_7series_v4_2_axi_mc_ar_channel.v

             │  │  │        │  │ mig_7series_v4_2_axi_mc_aw_channel.v

             │  │  │        │  │ mig_7series_v4_2_axi_mc_b_channel.v

             │  │  │        │  │ mig_7series_v4_2_axi_mc_cmd_arbiter.v

             │  │  │        │  │ mig_7series_v4_2_axi_mc_cmd_fsm.v

             │  │  │        │  │ mig_7series_v4_2_axi_mc_cmd_translator.v

             │  │  │        │  │ mig_7series_v4_2_axi_mc_fifo.v

             │  │  │        │  │ mig_7series_v4_2_axi_mc_incr_cmd.v

             │  │  │        │  │ mig_7series_v4_2_axi_mc_r_channel.v

             │  │  │        │  │ mig_7series_v4_2_axi_mc_simple_fifo.v

             │  │  │        │  │ mig_7series_v4_2_axi_mc_wrap_cmd.v

             │  │  │        │  │ mig_7series_v4_2_axi_mc_wr_cmd_fsm.v

             │  │  │        │  │ mig_7series_v4_2_axi_mc_w_channel.v

             │  │  │        │  │ mig_7series_v4_2_ddr_axic_register_slice.v

             │  │  │        │  │ mig_7series_v4_2_ddr_axi_register_slice.v

             │  │  │        │  │ mig_7series_v4_2_ddr_axi_upsizer.v

             │  │  │        │  │ mig_7series_v4_2_ddr_a_upsizer.v

             │  │  │        │  │ mig_7series_v4_2_ddr_carry_and.v

             │  │  │        │  │ mig_7series_v4_2_ddr_carry_latch_and.v

             │  │  │        │  │ mig_7series_v4_2_ddr_carry_latch_or.v

             │  │  │        │  │ mig_7series_v4_2_ddr_carry_or.v

             │  │  │        │  │ mig_7series_v4_2_ddr_command_fifo.v

             │  │  │        │  │ mig_7series_v4_2_ddr_comparator.v

             │  │  │        │  │ mig_7series_v4_2_ddr_comparator_sel.v

             │  │  │        │  │ mig_7series_v4_2_ddr_comparator_sel_static.v

             │  │  │        │  │ mig_7series_v4_2_ddr_r_upsizer.v

             │  │  │        │  └ mig_7series_v4_2_ddr_w_upsizer.v

             │  │  │        ├ clocking

             │  │  │        │  │ mig_7series_v4_2_clk_ibuf.v

             │  │  │        │  │ mig_7series_v4_2_infrastructure.v

             │  │  │        │  │ mig_7series_v4_2_iodelay_ctrl.v

             │  │  │        │  └ mig_7series_v4_2_tempmon.v

             │  │  │        ├ controller

             │  │  │        │  │ mig_7series_v4_2_arb_mux.v

             │  │  │        │  │ mig_7series_v4_2_arb_row_col.v

             │  │  │        │  │ mig_7series_v4_2_arb_select.v

             │  │  │        │  │ mig_7series_v4_2_bank_cntrl.v

             │  │  │        │  │ mig_7series_v4_2_bank_common.v

             │  │  │        │  │ mig_7series_v4_2_bank_compare.v

             │  │  │        │  │ mig_7series_v4_2_bank_mach.v

             │  │  │        │  │ mig_7series_v4_2_bank_queue.v

             │  │  │        │  │ mig_7series_v4_2_bank_state.v

             │  │  │        │  │ mig_7series_v4_2_col_mach.v

             │  │  │        │  │ mig_7series_v4_2_mc.v

             │  │  │        │  │ mig_7series_v4_2_rank_cntrl.v

             │  │  │        │  │ mig_7series_v4_2_rank_common.v

             │  │  │        │  │ mig_7series_v4_2_rank_mach.v

             │  │  │        │  └ mig_7series_v4_2_round_robin_arb.v