2021-11-14 13:00:45 索炜达电子 633
项目编号：E2254
文件大小：1.6M
源码说明：带中文注释
开发环境：VHDL
简要概述
直流电机是日常生活中常见的一种能量转换装置，它应用广泛，功能强大，在生产生活中占据着重要位置。直流电机的控制方法多种多样，控制系统的组成更是五花八门。本文将采用现场可编辑门阵列FPGA来实现对直流电机的控制，为实现电机数字控制提供一种新方法。
硬件方面，我们将使用Altera公司的Cyclone中等规模FPGA芯片。论文中，我们对控制系统的硬件电路进行简单的说明，对所使用的芯片功能与各项参数进行详细介绍，以使整个系统的设计思路更加清晰。
软件方面，我们使用QuartusII软件及VHDL语言来完成本次设计的程序部分。利用VHDL语言编程，再生成各个功能模块，通过对各个功能模块的连接，构成整个直流电机控制系统。将设计好的软件系统下载到实验箱，就可以通过实验箱上的按键实现对直流电机的控制。
目录│文件列表:
└ 基于FPGA的直流电机
│ 设计报告.docx
└ dc1
│ dc1.asm.rpt
│ dc1.bdf
│ dc1.done
│ dc1.fit.rpt
│ dc1.fit.smsg
│ dc1.fit.summary
│ dc1.flow.rpt
│ dc1.map.rpt
│ dc1.map.summary
│ dc1.pin
│ dc1.qpf
│ dc1.qsf
│ dc1.qws
│ dc1.sim.rpt
│ dc1.sof
│ dc1.sta.rpt
│ dc1.sta.summary
│ dc1.vwf
│ dcmotor1.bsf
│ dcmotor1.vhd
│ dcmotor2.vhd
│ dcmotor3.vhd
│ dcmotor4.vhd
│ dcmotor4.vhd.bak
│ key_check.vhd
│ key_check.vhd.bak
│ mux1.vhd
│ rate.vhd
│ xianshi.vhd
├ db
│ │ cmpr_kkg.tdf
│ │ dc1.(0).cnf.cdb
│ │ dc1.(0).cnf.hdb
│ │ dc1.(1).cnf.cdb
│ │ dc1.(1).cnf.hdb
│ │ dc1.(10).cnf.cdb
│ │ dc1.(10).cnf.hdb
│ │ dc1.(11).cnf.cdb
│ │ dc1.(11).cnf.hdb
│ │ dc1.(12).cnf.cdb
│ │ dc1.(12).cnf.hdb
│ │ dc1.(2).cnf.cdb
│ │ dc1.(2).cnf.hdb
│ │ dc1.(3).cnf.cdb
│ │ dc1.(3).cnf.hdb
│ │ dc1.(4).cnf.cdb
│ │ dc1.(4).cnf.hdb
│ │ dc1.(5).cnf.cdb
│ │ dc1.(5).cnf.hdb
│ │ dc1.(6).cnf.cdb
│ │ dc1.(6).cnf.hdb
│ │ dc1.(7).cnf.cdb
│ │ dc1.(7).cnf.hdb
│ │ dc1.(8).cnf.cdb
│ │ dc1.(8).cnf.hdb
│ │ dc1.(9).cnf.cdb
│ │ dc1.(9).cnf.hdb
│ │ dc1.asm.qmsg
│ │ dc1.asm_labs.ddb
│ │ dc1.cbx.xml
│ │ dc1.cmp.bpm
│ │ dc1.cmp.cdb
│ │ dc1.cmp.ecobp
│ │ dc1.cmp.hdb
│ │ dc1.cmp.logdb
│ │ dc1.cmp.rdb
│ │ dc1.cuda_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│ │ dc1.cuda_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
│ │ dc1.db_info
│ │ dc1.eco.cdb
│ │ dc1.eds_overflow
│ │ dc1.fit.qmsg
│ │ dc1.fnsim.cdb
│ │ dc1.fnsim.hdb
│ │ dc1.fnsim.qmsg
│ │ dc1.hier_info
│ │ dc1.hif
│ │ dc1.map.bpm
│ │ dc1.map.cdb
│ │ dc1.map.ecobp
│ │ dc1.map.hdb
│ │ dc1.map.logdb
│ │ dc1.map.qmsg
│ │ dc1.map_bb.cdb
│ │ dc1.map_bb.hdb
│ │ dc1.map_bb.hdbx
│ │ dc1.map_bb.logdb
│ │ dc1.pre_map.cdb
│ │ dc1.pre_map.hdb
│ │ dc1.psp
│ │ dc1.root_partition.cmp.atm
│ │ dc1.root_partition.cmp.dfp
│ │ dc1.root_partition.cmp.hdbx
│ │ dc1.root_partition.cmp.logdb
│ │ dc1.root_partition.cmp.rcf
│ │ dc1.root_partition.map.atm
│ │ dc1.root_partition.map.hdbx
│ │ dc1.root_partition.map.info
│ │ dc1.rtlv.hdb
│ │ dc1.rtlv_sg.cdb
│ │ dc1.rtlv_sg_swap.cdb
│ │ dc1.sgdiff.cdb
│ │ dc1.sgdiff.hdb
│ │ dc1.signalprobe.cdb
│ │ dc1.sim.cvwf
│ │ dc1.sim.hdb
│ │ dc1.sim.qmsg
│ │ dc1.sim.rdb
│ │ dc1.simfam
│ │ dc1.sld_design_entry.sci
│ │ dc1.sld_design_entry_dsc.sci
│ │ dc1.sta.qmsg
│ │ dc1.sta.rdb
│ │ dc1.sta_cmp.8_slow_1200mv_85c.tdb
│ │ dc1.syn_hier_info
│ │ dc1.tiscmp.fastest_slow_1200mv_0c.ddb
│ │ dc1.tiscmp.fastest_slow_1200mv_85c.ddb
│ │ dc1.tiscmp.fast_1200mv_0c.ddb
│ │ dc1.tiscmp.slow_1200mv_0c.ddb
│ │ dc1.tiscmp.slow_1200mv_85c.ddb
│ │ dc1.tis_db_list.ddb
│ │ dc1.tmw_info
│ │ logic_util_heursitic.dat
│ │ mux_96e.tdf
│ │ mux_cqc.tdf
│ │ mux_m6d.tdf
│ │ mux_src.tdf
│ │ prev_cmp_dc1.asm.qmsg
│ │ prev_cmp_dc1.fit.qmsg
│ │ prev_cmp_dc1.map.qmsg
│ │ prev_cmp_dc1.qmsg
│ │ prev_cmp_dc1.sim.qmsg
│ │ prev_cmp_dc1.sta.qmsg
│ └ wed.wsf
└ incremental_db
│ README
└ compiled_partitions
│ dc1.root_partition.cmp.cdb
│ dc1.root_partition.cmp.dfp
│ dc1.root_partition.cmp.hdb
│ dc1.root_partition.cmp.kpt
│ dc1.root_partition.cmp.logdb
│ dc1.root_partition.cmp.rcfdb
│ dc1.root_partition.cmp.re.rcfdb
│ dc1.root_partition.map.cdb
│ dc1.root_partition.map.dpi
│ dc1.root_partition.map.hdb
└ dc1.root_partition.map.kpt
