2021-11-25 21:17:36 索炜达电子 513
项目编号：E2461
文件大小：16M
源码说明：带中文注释
开发环境：Verilog
简要概述：
数字逻辑作业-电梯控制器设计
目录│文件列表:
└ Elevator-Controller
│ 实验报告.pdf
└ SYQ_program
│ Lift2.xpr
│ vivado.jou
│ vivado.log
│ vivado_2040.backup.jou
│ vivado_2040.backup.log
│ vivado_8984.backup.jou
│ vivado_8984.backup.log
├ .Xil
│ └ design_1_wrapper_propImpl.xdc
├ Lift2.cache
│ ├ ip
│ │ └ 2017.1
│ │ ├ 537e36e63d6f8d41
│ │ │ │ 537e36e63d6f8d41.xci
│ │ │ │ design_1_util_vector_logic_0_0.dcp
│ │ │ │ design_1_util_vector_logic_0_0_sim_netlist.v
│ │ │ │ design_1_util_vector_logic_0_0_sim_netlist.vhdl
│ │ │ │ design_1_util_vector_logic_0_0_stub.v
│ │ │ └ design_1_util_vector_logic_0_0_stub.vhdl
│ │ └ 537e36e63d6f8d41.logs
│ │ └ runme.log
│ └ wt
│ │ gui_resources.wdf
│ │ java_command_handlers.wdf
│ │ project.wpc
│ │ synthesis.wdf
│ │ synthesis_details.wdf
│ │ webtalk_pa.xml
│ └ xsim.wdf
├ Lift2.hw
│ │ Lift2.lpr
│ └ hw_1
│ └ hw.xml
├ Lift2.ip_user_files
│ │ README.txt
│ ├ bd
│ │ └ design_1
│ │ ├ hdl
│ │ │ └ design_1.v
│ │ └ ip
│ │ ├ design_1_clk_wiz_0_0
│ │ │ │ design_1_clk_wiz_0_0.v
│ │ │ └ design_1_clk_wiz_0_0_clk_wiz.v
│ │ ├ design_1_clock_0_0
│ │ │ └ sim
│ │ │ └ design_1_clock_0_0.v
│ │ ├ design_1_compare_0_0
│ │ │ └ sim
│ │ │ └ design_1_compare_0_0.v
│ │ ├ design_1_counter_0_1
│ │ │ └ sim
│ │ │ └ design_1_counter_0_1.v
│ │ ├ design_1_FenPin_0_1
│ │ │ └ sim
│ │ │ └ design_1_FenPin_0_1.v
│ │ ├ design_1_pai_1_0
│ │ │ └ sim
│ │ │ └ design_1_pai_1_0.v
│ │ ├ design_1_Rest_0_0
│ │ │ └ sim
│ │ │ └ design_1_Rest_0_0.v
│ │ ├ design_1_translater_0_0
│ │ │ └ sim
│ │ │ └ design_1_translater_0_0.v
│ │ ├ design_1_translater_0_1
│ │ │ └ sim
│ │ │ └ design_1_translater_0_1.v
│ │ └ design_1_util_vector_logic_0_0
│ │ │ design_1_util_vector_logic_0_0_sim_netlist.v
│ │ │ design_1_util_vector_logic_0_0_sim_netlist.vhdl
│ │ └ sim
│ │ └ design_1_util_vector_logic_0_0.v
│ └ sim_scripts
│ └ design_1
│ │ README.txt
│ ├ activehdl
│ │ │ compile.do
│ │ │ design_1.sh
│ │ │ design_1.udo
│ │ │ file_info.txt
│ │ │ glbl.v
│ │ │ README.txt
│ │ │ simulate.do
│ │ └ wave.do
│ ├ ies
│ │ │ design_1.sh
│ │ │ file_info.txt
│ │ │ glbl.v
│ │ │ README.txt
│ │ └ run.f
│ ├ modelsim
│ │ │ compile.do
│ │ │ design_1.sh
│ │ │ design_1.udo
│ │ │ file_info.txt
│ │ │ glbl.v
│ │ │ README.txt
│ │ │ simulate.do
│ │ └ wave.do
│ ├ questa
│ │ │ compile.do
│ │ │ design_1.sh
│ │ │ design_1.udo
│ │ │ elaborate.do
│ │ │ file_info.txt
│ │ │ glbl.v
│ │ │ README.txt
│ │ │ simulate.do
│ │ └ wave.do
│ ├ riviera
│ │ │ compile.do
│ │ │ design_1.sh
│ │ │ design_1.udo
│ │ │ file_info.txt
│ │ │ glbl.v
│ │ │ README.txt
│ │ │ simulate.do
│ │ └ wave.do
│ ├ vcs
│ │ │ design_1.sh
│ │ │ file_info.txt
│ │ │ glbl.v
│ │ │ README.txt
│ │ └ simulate.do
│ └ xsim
│ │ cmd.tcl
│ │ design_1.sh
│ │ elab.opt
│ │ file_info.txt
│ │ glbl.v
│ │ README.txt
│ │ vlog.prj
│ └ xsim.ini
├ Lift2.runs
│ ├ .jobs
│ │ │ vrs_config_1.xml
│ │ │ vrs_config_10.xml
│ │ │ vrs_config_11.xml
│ │ │ vrs_config_12.xml
│ │ │ vrs_config_13.xml
│ │ │ vrs_config_14.xml
│ │ │ vrs_config_15.xml
│ │ │ vrs_config_16.xml
│ │ │ vrs_config_17.xml
│ │ │ vrs_config_18.xml
│ │ │ vrs_config_19.xml
│ │ │ vrs_config_2.xml
│ │ │ vrs_config_20.xml
│ │ │ vrs_config_21.xml
│ │ │ vrs_config_22.xml
│ │ │ vrs_config_23.xml
│ │ │ vrs_config_24.xml
│ │ │ vrs_config_25.xml
│ │ │ vrs_config_26.xml
│ │ │ vrs_config_27.xml
│ │ │ vrs_config_28.xml
│ │ │ vrs_config_29.xml
│ │ │ vrs_config_3.xml
│ │ │ vrs_config_30.xml
│ │ │ vrs_config_31.xml
│ │ │ vrs_config_32.xml
│ │ │ vrs_config_33.xml
