2021-08-22 18:36:57 索炜达电子 764
项目编号：E450
文件大小：2M
源码说明：带中文注释
开发环境：Verilog
简要概述：
用于多摩川编码器通讯模块代码
目录│文件列表:
└ fpga_tamagawa_-encoder
└ par
│ DSP_SPI.qpf
│ DSP_SPI.qsf
│ DSP_SPI.v
│ DSP_SPI_nativelink_simulation.rpt
│ Endat_Encoder_read.v
│ Endat_Encoder_read.v.bak
│ pll_ipcore.ppf
│ pll_ipcore.qip
│ pll_ipcore.v
│ pll_ipcore_bb.v
│ SPI_rx.v
│ SPI_tx.v
│ tamagawa_Encoder_read.v
├ greybox_tmp
│ └ cbx_args.txt
├ incremental_db
│ │ README
│ └ compiled_partitions
│ │ DSP_SPI.autoh_e40e1.map.cdb
│ │ DSP_SPI.autoh_e40e1.map.dpi
│ │ DSP_SPI.autoh_e40e1.map.hdb
│ │ DSP_SPI.autoh_e40e1.map.kpt
│ │ DSP_SPI.autoh_e40e1.map.logdb
│ │ DSP_SPI.autos_3e921.map.cdb
│ │ DSP_SPI.autos_3e921.map.dpi
│ │ DSP_SPI.autos_3e921.map.hdb
│ │ DSP_SPI.autos_3e921.map.kpt
│ │ DSP_SPI.autos_3e921.map.logdb
│ │ DSP_SPI.db_info
│ │ DSP_SPI.root_partition.cmp.ammdb
│ │ DSP_SPI.root_partition.cmp.cdb
│ │ DSP_SPI.root_partition.cmp.dfp
│ │ DSP_SPI.root_partition.cmp.hdb
│ │ DSP_SPI.root_partition.cmp.logdb
│ │ DSP_SPI.root_partition.cmp.rcfdb
│ │ DSP_SPI.root_partition.map.cdb
│ │ DSP_SPI.root_partition.map.dpi
│ │ DSP_SPI.root_partition.map.hbdb.cdb
│ │ DSP_SPI.root_partition.map.hbdb.hb_info
│ │ DSP_SPI.root_partition.map.hbdb.hdb
│ │ DSP_SPI.root_partition.map.hbdb.sig
│ │ DSP_SPI.root_partition.map.hdb
│ └ DSP_SPI.root_partition.map.kpt
├ output_files
│ │ DSP_SPI.asm.rpt
│ │ DSP_SPI.done
│ │ DSP_SPI.eda.rpt
│ │ DSP_SPI.fit.rpt
│ │ DSP_SPI.fit.smsg
│ │ DSP_SPI.fit.summary
│ │ DSP_SPI.flow.rpt
│ │ DSP_SPI.jdi
│ │ DSP_SPI.map.rpt
│ │ DSP_SPI.map.smsg
│ │ DSP_SPI.map.summary
│ │ DSP_SPI.merge.rpt
│ │ DSP_SPI.merge.summary
│ │ DSP_SPI.pin
│ │ DSP_SPI.sof
│ │ DSP_SPI.sta.rpt
│ │ DSP_SPI.sta.summary
│ └ stp1.stp
└ simulation
└ modelsim
│ DSP_SPI.sft
│ DSP_SPI.vo
│ DSP_SPI.vt
│ DSP_SPI.vt.bak
│ DSP_SPI_8_1200mv_0c_slow.vo
│ DSP_SPI_8_1200mv_0c_v_slow.sdo
│ DSP_SPI_8_1200mv_85c_slow.vo
│ DSP_SPI_8_1200mv_85c_v_slow.sdo
│ DSP_SPI_min_1200mv_0c_fast.vo
│ DSP_SPI_min_1200mv_0c_v_fast.sdo
│ DSP_SPI_modelsim.xrf
│ DSP_SPI_run_msim_rtl_verilog.do
│ DSP_SPI_run_msim_rtl_verilog.do.bak
│ DSP_SPI_run_msim_rtl_verilog.do.bak1
│ DSP_SPI_run_msim_rtl_verilog.do.bak10
│ DSP_SPI_run_msim_rtl_verilog.do.bak11
│ DSP_SPI_run_msim_rtl_verilog.do.bak2
│ DSP_SPI_run_msim_rtl_verilog.do.bak3
│ DSP_SPI_run_msim_rtl_verilog.do.bak4
│ DSP_SPI_run_msim_rtl_verilog.do.bak5
│ DSP_SPI_run_msim_rtl_verilog.do.bak6
│ DSP_SPI_run_msim_rtl_verilog.do.bak7
│ DSP_SPI_run_msim_rtl_verilog.do.bak8
│ DSP_SPI_run_msim_rtl_verilog.do.bak9
│ DSP_SPI_v.sdo
│ modelsim.ini
│ msim_transcript
│ vsim.wlf
├ rtl_work
│ │ _info
│ │ _lib.qdb
│ │ _lib1_0.qdb
│ │ _lib1_0.qpg
│ │ _lib1_0.qtl
│ │ _vmake
│ └ @_opt
│ │ _lib.qdb
│ │ _lib1_0.qdb
│ │ _lib1_0.qpg
│ │ _lib1_0.qtl
│ │ _lib2_0.qdb
│ │ _lib2_0.qpg
│ │ _lib2_0.qtl
│ │ _lib3_0.qdb
│ │ _lib3_0.qpg
│ │ _lib3_0.qtl
│ │ _lib4_0.qdb
│ │ _lib4_0.qpg
│ └ _lib4_0.qtl
└ verilog_libs
├ altera_lnsim_ver
│ │ _info
│ │ _lib.qdb
│ └ _vmake
├ altera_mf_ver
│ │ _info
│ │ _lib.qdb
│ └ _vmake
├ altera_ver
│ │ _info
│ │ _lib.qdb
│ └ _vmake
├ cycloneive_ver
│ │ _info
│ │ _lib.qdb
│ └ _vmake
├ lpm_ver
│ │ _info
│ │ _lib.qdb
│ └ _vmake
└ sgate_ver
│ _info
│ _lib.qdb
└ _vmake
